编写testbench时信号串通问题

在编写testbench时，一般的复位信号prst是通过initial加上延迟时间产生的，时钟信号用always #5 clk=～clk；从感觉上我们经常产生时钟沿和复位信号变化沿对齐的情况，如下图，但因为复位信号和时钟信号不是同沿，所以有时存在串通现象，所以一般让两个变化沿不对齐就可避免还情况发生。

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