一、Interface
Sender
AXI3
AXI4
AXI4_Lite
AXI5
ACLK
ARESETn
master
AxID[3:0]
\
AxADDR
AxADDR
AxLEN[3:0]
AxLEN[7:0]
\
AxSIZE[2:0]
\ (32/64bit)
AxBURST[1:0]
\
AxLOCK[1:0]
0: normal;
1: exclusive
(Slave)
2: locked
(Bus);
3: reserved
AxLOCK
0: normal; 1: exclusive
\
AxCACHE[3:0]
0:bufferable; 1: cacheable
2:read-allocate;
3: write-allocate
1: modifiable
\
AxPROT[2:0]
AxPROT
[2:0]
AxQOS[3:0]
\
AxREGION[3:0]
\
AxUSER
\
AxUSER
[127:0]
AxVALID
AxVALID
slave
AxREADY
AxREADY
xID[3:0]
RID (不支持写交织)
\
xDATA
xDATA
WSTRB[3:0] RRESP[1:0]
WSTRB
[3:0]
RRESP
[1:0]
xLAST
\
xUSER
\
xUSER
[DATA_WIDTH/2-1:0]
xVALID
xVALID
xREADY
xREADY
BID[3:0]
\
BRESP[1:0]
BRESP
[1:0]
BUSER
\
BUSER
[15:0]
BVALID
BVALID
BREADY
BREADY
二、概述
AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的
接口，允许最大256轮的数据突发传输；
AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。
AXI4-Stream：（For high-speed streaming data.）面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。
三、Feature总结
AXI的5个通道是单方向的，这样做的好处是可以对每个通道单独优化，而且经过复杂的片上网络时，能够优化时序减少延迟。
Valid/Ready握手机制使得master/slave双方都有能力控制传输，这一组信号在时序上没有先后顺序，但是为了避免死锁现象，对于它们还是有一定要求的。协议规定：
1). 发送方的Valid一旦置位就不能拉低，直到完成一次握手；接收方的Ready置位后，只要发送方的Valid没置位，就可以再拉低；
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