一, Tip
1,解决DRC
1), 解决DRC问题. 不论是哪个工具，我们都优先看short的数量及分布。
因为metal short会引起很多种类的DRC。所以short解掉后DRC就会跟着降下来的。
2), 常见修复short和drc的方法 加route guide / 调整cell位置 / guide buffer
删线
二, 科普知识
LEF文件
物理库信息 包括metal / via / track / grid / rule / spaceing / width / site / antenna / marc cell 的定义 / std cell的定义 ...
分为tech lef 和 macro lef
tech lef是厂商给的, macro lef是封装macro的公司给的
DEF文件(设计交换文件)
物理库信息 包含导出设计中的所有物理信息.
布局布线后的电路网表文件, 可用于芯片寄生参数提取/功耗分析/电压降分析.
SPF
芯片寄生参数文件, 可用于SI,STA分析
SDF
描述布局布线后单元及互连线的延时和STA分析, 用于前段仿真.
时序库.lib文件
SDC(时序约束文件)
1) timing相关基本单位设置
2) max_fanout，max_transition设定
3) 设置模块端口port的驱动（时钟和data 分开设，因为时钟会更快）
4) 设置output的load
5）创建时钟，定义好时钟周期（频率=1.0/T，其中T为时钟周期）
6）时序例外，比如set_multicycle_path，set_false_path等
7）模块接口的input delay和output 约束
Import_design (lef/def + lib/sdc + netlist)
GDS文件
描述版图的层次/形状/位置 等信息. 是电路设计者与代工厂交换信息的文本, 也可以用于寄生参数提取/功耗分析/电压降分析.
GDS 本身是个标准。 GDS 里用数字代表层(layer)。 GDS里用 dataType给layer附加一些信息。dataType也是数字。
cell 和 inst
cell是指Std cell的类型(例如: TAPCELLBW40P140),
inst是cell的例化后的Std cell.
inst name对应一个Std cell(a7/inst/WELLTAP_2800).
cell可对应多个inst
坐标
{2 4 6 8} 表示: 左 下 右 上
选择一条timing path
report_timing -machine_readable -to u_ca7caches_tlb_rams/u_idata_bank0_h/A[10] -path_group to_hard_macros > max.rpt
load_timing_debug_report max.rpt
highlight_timing_report -path 1
Timing Driven
Timing Driven顾名思义就是指基于时序驱动进行的placement。
大部分的设计都是需要做timing driven的placement优化。
Congestion Driven
Congestion Driven是指基于congestion做优化的placement。
可能初学者会觉得place阶段还没绕线，如何做congestion优化呢？那是因为place过程tool会通过global route来估算design中的绕线情况，
从而根据估算的congestion状况来进行placement的优化。
Power Optimization
随着工艺节点越做越小，芯片的规模也越来越大。
芯片的功耗问题显然更为重要。在28nm及其以下工艺，没有做功耗优化和做low power的芯片，绝对是不好意思拿出去流片的。
即使流片了，估计也没人用。EDA tool都支持power优化的placement。
