一、建立工程、写代码
- File-New-Verilog HDL File
- 模块名、verilog文件名、工程名三者保持一致
二、分配引脚
-
菜单栏图标-Pin Planner
三、综合-映射-编译
-
按顺序双击
- 编译完成后出现可下载到FPGA器件的配置文件
*.sof文件 下载到FPGA,重启即丢失
*.jic文件 下载到FPGA的配置芯片,每次启动都能读取此配置
转换配置文件格式的方法
- Flie-Convert Programming Files
- 在Configuration device里选择配置芯片型号(开发板上的M25P40与EPCS4兼容)
- 在Flash Loader里选择FPGA型号
- *.sof文件一般在工程目录output_files文件夹下