每日工作总结20191024
1.verilog写测试激励，定向验证很方便。
注意无法，task中不能用always@语句。可以用@（posedge clk）不能#参数传递。不能用extern task，把task放在module外。只能在内。写完task要在initial或always快中调用。
2.一个过程块一个线程？线程直接可以用某个事件控制，如event，如用某个flag。
3.可综合电路遵循固定套路。测试激励就灵活多变，描写行为级激励。
4.
可综合代码：always@（posedge clk or negedge rst）
...
if（count＜4）
串并转换
测试代码：
for（n=0；）
串并转换
@（posedge clk）；（放在串并转换后面，这样n值与串口值在一个时钟沿上对齐）
5.在测试程序中用=？还是＜=？
有时等价。
对于级联赋值：b=a；c=b。最好用＜=
