questions：
- comreset、cominit的区别是什么，unsolicited cominit是什么？
- SSC（Spread Speculum Clock 扩频时钟）是什么
- phy有哪几种loopback test mode？
far-end retimed is necessary（far-end 经过 data extraction），far-end analog（far-end 不经过 data extraction） and near-end（没有 far-end，直接 loop-back） analog are optional - OOB的过程、Power-On的两个过程、Power-state的几个过程？
- ALIGNp的作用是什么，K28.5有什么特征，为什么用K28.5作为ALIGN primitive？
K28.5 唯一一个包含连续5个0或1的data，选用是因为可以通过5个连续0或连续1来实现数据同步。 - CONTP的作用是什么？
抑制连续相同数据引起的EMI - 理解Host与Device如何通过primitive进行通信的？
- Link如何通过HOLDp、HOLDAp进行流控的？
questions：
- 如果Host/Device不响应Partial/Slumber request，应该怎么处理？
- DMA controller operations
Physical Region Descriptor PRD
PRD Table entries，指向包含传输数据的内存区域。2 dword 大小，其中，dword 0 包含地址，word 寻址，即 bit 0 置零；dword 1 包含 byte count [15:1]，word 计数。Bus Master IDE Register
Operation
- command processing overview
- Non-Data command
- DMA read by Host from Device
- DMA write by Host to Device
- PIO data read by Host from Device
- PIO data write by Host to Device
- ...
- Port Multiplier
Port 的分时复用
others
| Blocks | Descriptions |
|---|---|
| Anolog front end | 传输线的基本接口。该模块由高速差分驱动器和接收器以及 OOB 信号电路组成 |
| Control block | 控制整体功能的逻辑电路的集合 |
| Fixed pattern source | 根据需要生成模式，实现ALIGN活动 |
| Fixed pattern detect | 正确处理ALIGN原语 |
| Data extraction block | 从高速输入数据流中分离时钟和数据 |
| Signals | Descriptions |
|---|---|
| Tx clock | 参考信号，用于调节通过高速信号路径发送串行流的速率 |
| Tx + / Tx - | 出站高速差分信号 |
| Rx + / Rx - | 入站高速差分信号 |
| DATAIN | 来自 Link layer 的数据信号 |
| PHYRESET | 将物理层初始化到已知状态，开始生成 COMRESET OOB 信号 |
| PHYRDY | 表明物理层已成功建立通信 |
| PARTIAL | 使物理层进入 Partial 电源管理状态 |
| SLUMBER | 使物理层进入 Slumber 电源管理状态 |
| Signals | Descriptions |
|---|---|
| NEARAFELB | 使物理层从其发送端向接收端回环串行数据 |
| FARAFELB | 使物理层从其接收端向发送端回环串行数据 |
| SPDSEL | 使控制逻辑自动协商可用速率，或使用指定数据速率 |
| SPDMODE | 输出信号，反映当前接口使用的数据速率 |
| SYSTEMCLOCK | 控制逻辑的时钟源，发送接口速率的基础 |
| COMMA | 指示检测到 K28.5 字符 |
| DATAOUT | 物理层接收并解串后的、发送至 Link layer 的数据 |
| Rx CLOCK / Recovered clock | 从输入数据信号中提取的时钟，决定并行数据可用于 DATAOUT |
| COMRESET / COMINIT | Host 检测到 COMINIT OOB 信号；Device 检测到 COMRESET OOB 信号 |
| COMWAKE | 检测到 COMWAKE OOB 信号 |
| Loopback modes | Required or Optional |
|---|---|
| Far-End Retimed | Required |
| Far-End Analog | Optional |
| Near-End Analog (Effectively Retimed) | Optional |
| State | Description |
|---|---|
| PHYRDY | Phy 逻辑和 main PLL 均已打开并处于活动状态，接口已同步并能收发数据。 |
| Partial | Phy 逻辑已通电但处于低功率状态。接口上的两条信号线都处于中性逻辑状态（共模电压）。退出此状态的延迟不超过 10 us，如果有自动转换 Slumber，则不超过自动转换时间。 |
| Slumber | Phy 逻辑已通电但处于低功耗状态。接口信号线的共模电平允许浮动（保持零差分）。退出此状态的延迟不超过 10 ms。 |
| DevSleep | Phy 逻辑可以断电。接口信号线的共模电平允许浮动（保持零差分）。退出此状态的延迟不得超过 20 毫秒。 |
| Data Byte Notation | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | Control Variable |
|---|---|---|---|---|---|---|---|---|---|
| Unencoded bit notation | H | G | F | E | D | C | B | A | Z |
| FIS Type field value | Description |
|---|---|
| 27h | Register Host to Device FIS |
| 34h | Register Device to Host FIS |
| 39h | DMA Activate FIS – Device to Host |
| 41h | DMA Setup FIS – Bi-directional |
| 46h | Data FIS – Bi-directional |
| 58h | BIST Activate FIS – Bi-directional |
| 5Fh | PIO Setup FIS – Device to Host |
| A1h | Set Device Bits FIS – Device to Host |
| A6h | Reserved for future Serial ATA definition |
| B8h | Reserved for future Serial ATA definition |
| BFh | Reserved for future Serial ATA definition |
| C7h | Vendor specific |
| D4h | Vendor specific |
| D9h | Reserved for future Serial ATA definition |
