步骤：
1.将对应模块设置为top；
2.综合策略中flatten_hierarchy设置为full，打平层次；
3.综合策略中More Options设置为 -mode out_of_context，防止插入I/O Buffer;
4.进行综合，进入综合后界面；
5.在tcl Console命令行输入 write_verilog -mode synth_stub your_path/module_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行输入 write_edif your_path/module_name.edf
如果包含xilinx 官方ip，在tcl Console命令行输入 write_edif -security_mode all your_path/module_name.edf
7.将生成的module_name.v和module_name.edf添加到工程中，就可以使用网表文件了。
注意事项：
1.步骤567中“your_path”要替换为自己的存储路径，“module_name”要替换为自己的模块名。
2.在调试过程中，发现若生成的edf网表中包含PLL ip core，则对应的ip的时序约束会失效，建议在edf中不要使用PLL ip，可以将PLL放到网表外面；
3.在生成edf文件前，若无针对edf文件的特殊约束，请将xdc文件disable，否则可能导致约束冲突；
