三段式串口发送仿真输出

状态机描述方法

状态机描述时关键是要描述清楚几个状态机的要素，即①如何进行状态转移，②判断状态转移的条件，③状态输出是什么。具体描述时方法各种各样，最常见的有三种描述方式:
1.一段式:整个状态机写到一个always模块里面，在该模块中既描述①状态转移，又描述②状态转移的条件③状态输出;
2.二段式:用两个always模块来描述状态机，其中一个always模块采用同步时序描述①状态转移;另一个模块采用组合逻辑②判断状态转移的条件③状态的输出
3.三段式:在两个always摸块描述方法基础上，使用三个always模块，一个always采用同步时序描述①状态转移，一个always采用组合逻辑判断②状态转移条件，一个always模块描述③状态输出(可以用组合电路输出，也可以时序电路输出)。
一般而言,推荐的FSM描述方法是后两种。这是因为:FSM和其他设计一样，最好使用同步时序方式设计，以提高设计的稳定性，消除毛刺。

三段式状态机要注意的几点：

三段always模块中，第一个和第三个always模块是同步时序always模块，用非阻塞赋值(“ <= ”)；第二个always模块是组合逻辑always模块，用阻塞赋值(“ = ”)。
第二部分为组合逻辑always模块，对于always的敏感列表建议采用always@（*）的方式。同时，注意判断时条件完备，防止产生锁存器。
第三部分状态输出case中使用(next_state)判断，能保证状态变化与状态输出对齐。

状态转移表：
一段式状态转移表：只用了一个state表示状态

一段式状态转移表

二段式和三段式状态转移表：用state表示当前状态，next_state表示下一状态

二段式和三段式状态转移表

//三段式状态机写法，UART发送状态机，无校验
module uart_tx_fsm(clk_baud,reset_n,start_n,data,tx,busy);
    input clk_baud,reset_n,start_n;
    input [7:0] data;
    output tx;
    output busy;
    reg tx,busy;    
    parameter IDLE  = 4'b0001;
    parameter START = 4'b0010;
    parameter SEND  = 4'b0100;
    parameter STOP  = 4'b1000;
    
    reg [3:0]current_state;
    reg [3:0]next_state;
    reg [3:0]sendcount;
    reg [7:0]buffer;
    //①状态转移
    always @(posedge clk_baud or negedge reset_n) 
        if(reset_n == 0) current_state<= IDLE;
        else current_state<= next_state ;
    //②判断状态转移的条件
    always @(*) // 或者用always @(state,start_n,sendcount)
    case (state)
        IDLE: if(start_n==0) next_state = START;
                else next_state = IDLE;
        START:next_state = SEND;
        SEND: if(sendcount==4'd8) next_state = STOP;
                else next_state = SEND;
        STOP: next_state = IDLE;
        default:next_state = IDLE;
    endcase
    
    //③状态输出
    always @(posedge clk_baud) 
    case (next_state) //用
        IDLE:begin
              tx<=1;busy<=0;sendcount<=0;buffer<=0;
            end
        START:begin
              tx<=0;busy<=1;sendcount<=0;buffer<=data;
            end
        SEND:begin
              tx<=buffer[0];busy<=1;sendcount<=sendcount+1;buffer<=buffer>>1;
            end
           STOP:begin
              tx<=1;busy<=1;sendcount<=0;buffer<=0;
            end
        default:begin
            tx<=1;busy<=0;sendcount<=0;buffer<=0;
            end
    endcase
    

endmodule

//一段式UART发送状态机，无校验
//一个always里把①状态转移②状态转移的条件③状态输出，全部包含了。不利于状态机维护。
module uart_tx_fsm(clk_baud,reset_n,start_n,data,tx,busy);
    input clk_baud,reset_n,start_n;
    input [7:0] data;
    output tx;
    output busy;
    reg tx,busy;
    
    parameter IDLE  = 4'b0001;
    parameter START = 4'b0010;
    parameter SEND  = 4'b0100;
    parameter STOP  = 4'b1000;
    
    reg [3:0]state;
    reg [3:0]sendcount;
    reg [7:0]buffer;
    
    always @(posedge clk_baud or negedge reset_n)begin
        if(reset_n == 0) state <= IDLE;
        else 
            case (state)
            IDLE: begin
                    tx<=1;busy<=0;sendcount<=0;buffer<=0;
                    if(start_n==0) state = START;
                    else state = IDLE;
                    end
                    
            START:begin
                    tx<=0;busy<=1;sendcount<=0;buffer<=data;
                    state = SEND;
                    end
                
            SEND: begin
                    tx<=buffer[0];busy<=1;sendcount<=sendcount+1;buffer<=buffer>>1;
                    if(sendcount==4'd7) state = STOP;
                    else state = SEND;
                    end
            STOP: begin
                    tx<=1;busy<=1;sendcount<=0;buffer<=0;
                    state = IDLE;
                    end
            default:begin
                    tx<=1;busy<=0;sendcount<=0;buffer<=0;
                    state = IDLE;
                    end
            endcase
    end

endmodule

参考文件：
彻底搞懂状态机（一段式、两段式、三段式）_有限状态机-CSDN博客
 FPGA中的状态机设计：一段式、二段式、三段式以及摩尔型与米勒型的深入理解-百度开发者中心 (baidu.com)

UART发送状态机三段式与一段式对比

UART发送状态机三段式与一段式对比

状态机描述方法