第一章计算机系统概论

硬件：计算机的实体，如主机，外设等

软件：具有各类特殊功能的信息（程序）组成

计算机系统的层次结构

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计算机系统的体系结构

冯.诺依曼计算机的特点

1.计算机由运算器，存储器，控制器，输入设备和输出设备五大部分组成

2.指令和数据以同等地位存放与存储器内，并可按地址寻访

3.指令和数据用二进制表示

4.指令由操作码和地址码组成

5.存储程序

6.以运算器为中心

冯.诺依曼计算机硬件框图

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现代计算机硬件框图

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设某机的指令字长为16位，其中操作码占6位，地址码占10位。

存储器的基本组成

运算器基本组成

控制器的基本组成

以取数指令为例

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程序首地址PC

取指令：PC->MAR->存储体M-MDR->IR

分析指令：IR->CU

执行指令：IR->MAR->M->MDR->ACC

计算机硬件的主要技术指标

机器字长：CPU一次能处理数据的位数，与CPU中的寄存器位数有关。

运算速度：主频，吉普森法(每条指令的执行的时间以及他们在全部操作中所占的百分比TM=∑ni=1fiti)，MIPS(百万条指令每秒),CPI(执行一条指令所需时钟周期数)，FLOPS(每秒浮点运算次数)， 存储容量(存放二进制信息的总位数)

指令和数据都存于存储器中，计算机如何区分它们？

1.通过不同的时间段，在取指令阶段取出的为指令，在执行指令阶段取出为数据
2.通过地址源：由PC提供存储单元地址的取出的是指令，由指令地址码提供存储单元地址取出的是操作数。

第二章 计算机的发展及应用

Moore定律：微芯上集成的晶体管数目每三年翻两番

计算机的应用

一、科学计算和数据处理

二、工业控制和实时控制

三、网络技术

1.电子商务

2.网络教育

3.敏捷制造

四、虚拟现实

五、办公自动化和管理信息系统

六、CAD/CAM/CIMS

七、多媒体技术

八、人工智能

芯片集成度的提高受以下三方面的限制

芯片集成度受物理极限的制约

按几何级数递增的制作成本

芯片的功耗、散热、线延迟

第三章 系统总线

计算机系统五大部件之间的互连的方式有两种

1.分散连接：各部件之间使用单独的连线

2.总线连接：将各部件连到一组公共信息传输线上

总线：连接各个部件的信息传输线，是各个部件共享的传输介质

总线传输特点：某一时刻只能有一路信息在总线上传输，即分时使用。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线相连

总线上信息的传输：

串行：每条线可一位一位的传输二进制代码，一串二进制代码可在一段时间内逐一传输完成

并行：若干条传输线同时传输若干条二进制代码

面向 CPU 的双总线结构框图

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单总线结构框图

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以存储器为中心的双总线结构框图

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总线物理实现

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总线特性

总线性能指标

总线标准

总线标准：系统与各模块，模块与模块之间的一个互连的标准界面

为什么要设立总线标准：为了使设计简化，模块生产批量化，确保其性能稳定，质量可靠，实现可移化，便于维护。

总线结构

单总线结构

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双总线结构

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三总线结构

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三总线结构又一

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四总线结构

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总线判优控制

为什么要设置总线判优控制：总线上所连接的各类设备，按其对总线有无控制功能分为主设备(模块)和从设备(模块)。主设备对总线有控制权，从设备只能响应从主设备发来的总线命令，对总线没有控制权。总线上的信息是又主设备启动的，若多个主设备同时要使用总线时，就由总线控制器的优判，仲裁逻辑按一定的优先等级顺序确定哪个主设备能使用总线。

总线优判控制分为集中式和分布式两种

总线通信

同步式数据输入传输

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同步式数据输出传输

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第四章 存储器

存储器分类

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存储器速度容量和价位的关系

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缓存主存层次和主存辅存层次

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缓存主存--解决CPU和主存速度不匹配的问题

主存辅存--解决存储系统的容量问题

主存的主要技术指标

存储容量

指主存能存放二进制代码的总位数

存储容量=存储单元个数*存储字长

存储容量=存储单元个数*存储字长/8

存储速度

由存取时间和存取周期来表示，存取时间指存储器的访时间，存取周期指存储器进行两次独立的存储器操作所需的最小时间间隔

存储器带宽

单位时间内存储器存取的信息量，单位可以用字/秒或字节/秒或位/秒。提高存储器带宽可以1.缩短存取周期2.增加存储字长，使每个存取周期可读/写更多的二进制位数3.增加存储体

静态RAM

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动态RAM

动态RAM通过电容来存储电荷的原理来存储信息，电容上有足够多的电荷表示存1，无电荷表示存0，电容上电荷一般只能维持1——2ms，因此，必须在2ms内对其所存储单元恢复一次原状态，这个过程称为再生或刷新。

动态RAM时序图

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动态RAM刷新

刷新实质是将原信息读出，在由刷新放大器形成原信息并重新写入的再生过程

集中刷新--在规定的一个刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻必须停止读/写操作。之后剩余的时间进行读写操作或维持信息。因此存在“死时间”或访存“死区”。

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分散刷新--对每行存储单元的刷新分散到每个存取周期内完成。其中把机器的周期tc分成两段，前半段tM用来读写或维持信息，后半段tR用来刷新,不存在死时间，但存取周期长

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异步刷新--异步刷新为前两种的结合，既可以缩短死时间，又可以充分利用2ms的特点

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动态RAM和静态RAM的比较

在同样大小的芯片中，动态RAM的集成度远高于静态RAM。

动态RAM行、列地址按先后顺序输送，减少了芯片的引脚，封装尺寸也减少

动态RAM的功耗比静态RAM小

动态RAM的价格比静态RAM的价格便宜

由于使用动态元件(电容)，因此它的速度比静态RAM低

动态RAM需要再生，故需要配置再生电路，也需要消耗一部分功率。通常，容量不大的高速缓存器大多用静态RAM实现

存储器与CPU的连接

存储容量的扩展

位扩展--增加存储字长

字扩展--增加存储器字的数量

字、位扩展--既增加存储字的数量，又增加存储字长

存储器与CPU连接

地址线的连接--CPU的地址线往往比存储芯片的地址线数多，通常总是将CPU地址线的低位与存储器的芯片的地址线相连，CPU地址线的高位或在存储芯片的扩充时用，或作其他用途。

数据线的连接--CPU的数据线与存储器的也不等，因此必须对存储芯片扩位使其相等

片选线的连接--是CPU与存储芯片正确工作的关键

合理选择存储芯片--指存储芯片类型(RAM或ROM)和数量的选择。通常用ROM存放程序，标准子程序和各类常数等。RAM为用户编程设计。此外，尽量选择连线简单方便。

提高访存速度的措施

单体多字系统--在一个存取周期内，从同一地址取出4条指令，然后在逐条送至CPU执行。增大存储器带宽，提高存储器工作速度。前提是，指令和数据在主存内必须是连续存放。

多体并行系统--采用多提模块组成的存储器，每个模块具有相同的容量和存取速度，各自具有独立的寄存器(MAR)，数据寄存器(MDR)，地址译码，驱动电路和读写电路。

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高位交叉编址的多体存储器

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低位交叉编址的多体存储器

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高速缓冲存储器

Cache的基本结构

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地址映射变换机构--将CPU送来的主存地址转换为Cache地址。

Cache--主存地址映射

直接映射

优点：实现简单，只需要利用主存地址的某些位直接判断，即可确定所需字块是否在缓存中

缺点：不够灵活，每个主存快只能固定的对应某个缓存块，即使缓存内还空着许多位置也不能被占用，使缓存的空间得不到充分的利用。此外，如果程序恰好重复访问对应同一缓存位置不同的主存块，就要不停的进行替换，降低命中率。

全相联映射--允许主存中每一字块映射到Cache中的任何一块位置上。

优点：灵活，命中率高，缩小了快冲突率。

缺点：所需的逻辑电路甚多，成本较高。

组相联映射

第五章 输入输出系统

输入输出系统发展的四个阶段

1.早期阶段

分散连接 CPU和I/O设备 串行工作 程序查询方式

2.接口模块和DMA阶段

总线连接 CPU和I/O设备并行工作

3.具有通道结构的阶段

4.具有I/O处理机的阶段

输入输出系统的组成

1.I/O软件

I/O指令 CPU指令的一部分

通道指令：通道自身的指令 指明数组的首地址、传送字数、操作命令。

I/O硬件

设备 I/O接口

设备 设备控制器 通道

I/O设备与主机的联系方式

1.I/O设备编址方式

统一编址 用取数存数指令

不统一编址 有专门的I/O指令

2.设备寻址

用设备选择电路识别是否被选中

3.传送方式

串行 并行

4.联络方式

立即响应方式

异步方式采用应答信号

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同步工作采用同步时标联络

5.I/O设备

辐射式连接

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总线式连接

I/O设备与主机信息传送的控制方式

1.程序查询方式

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2.程序中断方式

倘若CPU在启动I/O设备后，不查询设备是否已准备就绪，继续执行自身程序，只是当I/O设备准备就绪并向CPU发出中断请求后才予以响应。

3.DMA方式(直接存储器存取)

主存与I/O设备之间有一条数据通路，主存与I/O设备交换信息时，无须调用中断服务程序。若出现DMA和CPU同时访问主存，CPU总是将总线占有权让给DMA，通常把DMA这种占有称为窃取或挪用。窃取的时间一般为一个周期，故又把DMA占用的存取周期窃取周期或挪用周期。

I/O接口

为什么设置I/O接口</mark>

实现设备的选择

实现数据缓冲达到速度匹配

实现数据串--并格式转换

实现电平转换

实现电平转换

传送控制命令

反映设备的状态("忙","就绪","中断请求")

端口和接口的关系

端口是指接口电路中的一些寄存器，这些寄存器用来存放数据信息，控制信息和状态信息，相应的端口被分别称为数据端口，控制端口，和状态端口。若干个端口加上相应的控制逻辑才能组成接口。

接口的功能和组成

总线连接方式的I/O接口电路

设备选择线，数据线，命令线，状态线

接口的功能和组成

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接口类型

程序查询方式

程序流程

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1）CPU发I/O地址设备开始工作；地址总线接口设备选择器译码选中发SEL信号；2）CPU发启动命令DBR开命令接收门；D置0，B置1接口向设备发启动命令；3）CPU等待，输入设备读出数据；4）外设工作完成，B置0，D置1；5）准备就绪信号接口完成信号控制总线CPU；6）输入：CPU通过输入指令（IN）将DBR中的数据取走。

程序中断方式

中断:在执行程序过程中，当出现异常情况或特殊情况请求时，计算机停止现行程序的运行，转向对这些异常情况或特殊情况的请求的处理，处理结束后再返回到现行程序的间断处，继续执行源程序。

程序中断方式配置中断请求和中断寄存

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接口电路的基本组成

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中断处理过程

1.CPU响应中断的条件和时间

(1)条件

允许中断触发器 EINT = 1

用 开中断 指令将 EINT 置 “1”

用 关中断 指令将 EINT 置“ 0” 或硬件 自动复位

(2)时间

当 D = 1（随机）且 MASK = 0 时

在每条指令执行阶段的结束前

CPU 发 中断查询信号（将 INTR 置“1”）

2.I/O中断处理过程

1.CPU发启动I/O设备命令，将接口中的B置1，D置0

2.接口启动输入设备开始工作

3.输入设备将数据送入数据缓冲寄存器

4.输入设备向接口发出"设备工作结束"信号，将D置1，B置0

5.当设备准备就绪(D=1)，且本设备未被屏蔽(MASK=0)，在指令执行阶段的结束时刻，由CPU发出中断查询信号

6.设备中断请求触发器INTR被置1，标志设备向CPU提出中断请求。于此同时，INTR被送至排队器，进行中断优判

7.若CPU允许中断(EINT=1),设备又被选中排队，即进入中断响应阶段

8.向量地址送至PC，作为下一条指令的地址

9.无条件转至设备服务程序的入口地址，进入中断服务阶段

10.执行结束，中断返回至原程序的断点处

中断服务程序的流程

保护现场

中断服务

恢复现场

中断返回

DMA接口的功能和组成

DMA接口具有的功能

向CPU申请DMA传送

在CPU允许DMA工作时，处理总线控制权的转交

在DMA期间管理系统总线，控制数据传送

确定数据传送的气势地址和数据长度，修正数据传送过程中的数据地址和数据长度

在数据块传送结束时，给出DMA操作完成的信号

DMA与主存交换数据的三种方式

1.停止CPU访问主存

2.周期挪用

3.DMA与CPU交替访问

DMA基本组成

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DMA的工作过程

预处理、数据传送、后处理

DMA方式与中断程序的比较

第七章 指令系统

指令的一般格式

操作码 反映机器做什么操作

1).长度固定：用于指令字长较长的情况，RISC。如IBM 370 操作码 8位

2).长度可变：操作码分散在指令字段的不同字段中。

指令字长

指令字长决定于操作码的长度，操作数地址的长度，操作数地址的个数

指令字长固定的话=存储字长

指令字长可变的话=，按字节的倍数变化

操作数类型和操作种类

操作类型

寻址方式

设计指令格式应考虑的各种因素

RISC技术

RISC:精简指令系统计算机

CISC:复杂指令系统计算机

RISC的主要特征

选用使用频度较高的一些简单指令，复杂指令的功能由简单指令来组合

指令 长度固定、指令格式种类少、寻址方式少

只有 LOAD / STORE 指令访存

CPU 中有多个 通用 寄存器

采用 流水技术 一个时钟周期 内完成一条指令

采用 组合逻辑 实现控制器

采用 优化 的 编译 程序

RISC和CISC的比较

RISC更能 充分利用 VLSI 芯片的面积

RISC 更能 提高计算机运算速度(指令数、指令格式、寻址方式少,通用 寄存器多，采用组合逻辑，便于实现指令流水)

RISC 便于设计，可 降低成本，提高 可靠性

RISC 有利于编译程序代码优化

RISC 不易 实现 指令系统兼容

第八章 CPU的结构

CPU的功能

控制器的功能

取指令、分析指令、执行指令，发出各种操作命令、控制程序输入及结果的输出、总线管理、处理异常情况和特殊情况；分别对应指令控制、操作控制、时间控制、处理中断、数据加工。

运算器的功能

实现算数运算和逻辑预算

CPU的结构

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CPU的寄存器

指令周期

取出并执行一条指令所需的全部时间。分为取值周期和执行周期

指令周期的数据流

取值周期数据流

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间址周期数据流

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执行周期数据流--不同指令的执行周期数据流不同

中断周期数据流

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影响指令流水线性能的因素

流水线性能

流水线的多发技术

超标量技术、超流水线技术、超长指令字技术

流水线结构

指令流水线结构

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运算流水线

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中断请求

中断请求标记、中断判优逻辑、（硬件排队、软件排队）

中断响应

响应中断的条件：允许中断触发器 EINT = 1

响应中断的 时间：指令执行周期结束时刻由CPU发查询信号

中断隐指令

1.保护程序断点

2.寻找服务程序入口地址

3.硬件 关中断

保护现场和恢复现场

程序断点保护和保护CPU内部个寄存器内容

中断屏蔽技术

1.多重中断的概念

2.实现多重中断的条件

1).提前设置“开中断”指令

2).优先级别高的中断源有权中断优先级别低的中断源

3.屏蔽技术

1).屏蔽触发器和屏蔽字

2).屏蔽技术可改变优先等级

3).屏蔽技术的其他应用

4.多重中断的断点保护

第九章 控制单元功能

取值周期

PC->MAR

1->R

M(MAR)->MDR

MDR->IR

OP(IR)->CU

(PC)+1->PC

间址周期

Ad(IR)->MAR

1->R

M(MAR)->MDR

MDR->Ad(IR)

执行周期

指令类别	步骤
非访存指令
访存指令-加法指令	ADD X、Ad(IR)->MAR、1->R、M(MAR)->MDR、(ACC)+(MDR)->ACC
访存指令-存数指令	STA X、Ad(IR)->MAR、1->W、ACC->MDR、MDR->M(MAR)
访存指令-取数指令	LDA x、Ad(IR)->MAR、1->R、M(MAR)->MDR、MDR-ACC
转移指令-无条件转移	JMP x、Ad(IR)->PC
转移指令-条件转移

中断周期

0->MAR

1->W

PC->MDR

MDR->M(MAR)

中断程序识别程序入口地址M->PC

0->EINT

控制方式