锁相环中论述charge-pump电路的论文不多，但是charge-pump电路确实高性能PLL的关键所在，尤其是小数分频锁相环。几篇重要的charge-pump论文如下：
(1)1999年Woogeun Rhee 的DESIGN OF HIGH-PERFORMANCE CMOS CHARGE PUMPS IN PHASE-LOCKED LOOPS；
(2)2008年Sander L. J. Gierkink的Low-Spur, Low-Phase-Noise Clock Multiplier Based on a Combination of PLL and Recirculating DLL With Dual-Pulse Ring Oscillator and Self-Correcting Charge Pump
第一篇是经典论文，论述了charge-pump失配对pll spurs的定量分析、charge-pump类型的分析以及charge-pump电路设计的注意事项：
公式(4)给出了明确的优化PLL带内噪声尤其是spurs的方法，减少失配是最优解，文章夜给出了常见的几种charge-pump电路结构：
前面两种结构，分别由于电流源建立非线性和开关速度等非理想因素，其性能没有第3个好，该结构也是charge-pump的经典结构，很多电路也是在该结构的基础上优化，例如将电流源设计成cascode结构或者采用gain-boost增加输出电阻等方式来提高sink current 和charge current的匹配，或者增加一路replica和OP来降低沟道电荷注入等因素的影响等。
尽管论文中，作者推荐全差分charge-pump电路，但是一般单端的PLL都能满足设计的spec，就没有必要设计既耗功耗又浪费面积的全差分锁相环了。
第二篇论文是另外一种常用的思路，采用负反馈来解决问题。
电路的基本原理是当Iup和Idown不匹配时，Vtune与Vdump不相等，通过增加/减少电流源处的偏置电压的方式，达到动态匹配的效果。
例如，当Iup>Idown时，Vdump处的电压升高，即Vdump>Vsense,NMOS输入的OP输出节点电压升高，降低PMOS电流源的电流(Iup)；同时，PMOS输入的OP输出节点电压升高，增加NMOS电流源的电流(Idown)；当两者相等时，实现Iup和Idown的动态平衡(匹配)。
charge-pump电路仿真要点：
（1）DC 输出范围(Vtune范围)
（2）电流mismatching,PVT和MC仿真；、
(3)输出电流phase noise;
两篇论文都是该领域的经典，charge-pump电流是模拟锁相环系统的关键模块，影响PLL带内噪声，尤其是小数/参考杂散的大小。数字锁相环中该模块被TDC替代，TDC的精度与charge-pump的电流失配一样，决定了PLL的带内噪声。不过，近年来，大家又将注意力集中到了模拟锁相环或者混合结构的锁相环结构中，原因是数字锁相环的离散性不能兼顾大输出范围和低噪声的要求。
