Vim是程序员的利器，本文在Windows系统下通过GVim并结合多个插件，构建适用于Verilog编程的编辑器环境。

GVim和插件管理工具Vundle

GVim、msysgit、Curl和Vundle的安装参考：全世界最好用的编辑器VIM之Windows配置（gvim）。安装GVim时，注意在Windows系统中添加VIM和VIMRUNTIME两个环境变量。
使用Vundle管理GVim插件需要在_vimrc的配置文件中添加如下代码：

if(has('win32') || has('win64'))
    set rtp+=$VIM/vimfiles/bundle/Vundle.vim
    let path='$VIM/vimfiles/bundle'
else
    set rtp+=~/.vim/bundle/Vundle.vim
    let path='~/.vim/bundle'
endif
call vundle#begin(path)
Plugin 'VundleVim/Vundle.vim'
Plugin 'scrooloose/nerdtree'
Plugin 'kshenoy/vim-signature'
Plugin 'vhda/verilog_systemverilog.vim'

call vundle#end()
filetype plugin indent on    " required

需要特别注意rtp和path两个变量是否设置正确，否则通过BundleInstall命令安装插件时会出现“不是编辑器命令”的报错。另外，如果GVim安装在系统盘，运行GVim安装插件时需要使用管理员权限。
代码中，Plugin关键词后为插件在github网站上的项目地址。本文Verilog的开发环境需要使用如下插件：

• vim-signature：阅读文件时增加标签，并实现标签之间的跳转，具体用法可参考vim-signature；
• nerdtree：显示当前路径的目录树结构，具体用法可参考NERDTree插件；
• verilog_systemverilog：增加了Verilog/SystemVerilog的语法高亮，模块和端口定义查找，代码折叠凳功能，具体用法可参考此处。

Verilog模块和端口定义的跳转

verilog_systemverilog在universal-ctags的基础上实现了Verilog/SystemVerilog中模块和端口定义的查找，因此需要先安装universal-ctags。

universal-ctags安装和使用

universal-ctags在exuberant-ctags的基础上增加了对Verilog/SystemVerilog的支持。Windows系统可从此处下载已经编译完成的包，并在系统的环境变量PATH中增加ctags命令的执行路径。其使用相对简单，先通过命令ctags -R --languages=Verilog /path/to/the/code生成代码的tags文件（可增加-f参数制定tags文件的存放目录）。同时，在_vimrc中增加tags文件的查找路径即可实现Verilog模块定义的自动跳转和查看：

set tags=tags;
set autochdir

上述命令可满足ctags的一般使用，其它命令及其参数可通过ctags --help查看帮助文档。
在universal-ctags的基础上，verilog_systemverilog提供了命令VerilogFollowInstance、VerilogFollowPort、VerilogGotoInstanceStart以实现Verilog代码阅读时查找模块定义、端口定义、模块实例化等常用功能。可在_vimrc文件中增加上述功能的GVim快捷键，以提高代码阅读的效率：

let mapleader="\<Space>"
nnoremap <leader>i :VerilogFollowInstance<CR>
nnoremap <leader>I :VerilogFollowPort<CR>
nnoremap <leader>u :VerilogGotoInstanceStart<CR>

实现Verilog代码中成对标签跳转

除了常用的模块、端口查找，Verilog关键词的匹配查找也是常用功能。Vim中集成了matchit.vim实现关键词匹配功能，因此仅需在_vimrc文件中插入一行source $VIMRUNTIME/macros/matchit.vim，并在matchit.vim中增加要匹配搜索的关键词即可实现所需的功能：

let b:match_ignorecase=0
let b:match_words=
  \ '\<begin\>:\<end\>,' .
  \ '\<if\>:\<else\>,' .
  \ '\<module\>:\<endmodule\>,' .
  \ '\<class\>:\<endclass\>,' .
  \ '\<program\>:\<endprogram\>,' .
  \ '\<clocking\>:\<endclocking\>,' .
  \ '\<property\>:\<endproperty\>,' .
  \ '\<sequence\>:\<endsequence\>,' .
  \ '\<package\>:\<endpackage\>,' .
  \ '\<covergroup\>:\<endgroup\>,' .
  \ '\<primitive\>:\<endprimitive\>,' .
  \ '\<specify\>:\<endspecify\>,' .
  \ '\<generate\>:\<endgenerate\>,' .
  \ '\<interface\>:\<endinterface\>,' .
  \ '\<function\>:\<endfunction\>,' .
  \ '\<task\>:\<endtask\>,' .
  \ '\<case\>\|\<casex\>\|\<casez\>:\<endcase\>,' .
  \ '\<fork\>:\<join\>\|\<join_any\>\|\<join_none\>,' .
  \ '`ifdef\>:`else\>:`endif\>,'

至此，基于GVim构建的Verilog开发环境基本完成。