硬件描述语言的延迟语句

（1）用vhdl写延时
a <= transport b after x ns;
vhdl延时要写单位；
（2）verilog语言的延时语句，最好用always
always（*）
begin
a<= #x b;
end
verilog用#写延迟时间，时间单位利用timesclae定义。