基本RS锁存器
基本RS
交叉耦合的或非门构成，R是reset（置0），S是set（置1）,RS不能同时为1。
RS锁存器
RS锁存器
由基本RS加了控制电平构成，图中不应该是clk，这里是latch，电平敏感。
当clk为0时，锁存Q自己构成二稳态，不受RS影响。
D锁存器
D锁存器
由于RS不能相同，改为D和D’，就得到D锁存器。clk为0时锁存。
简化D锁存器
上图是另一种D锁存器，本质是一样的，用基本RS来保持二稳态，用CP加与门来控制。
D触发器
D触发器
两个D锁存器就可以构成D触发器，clk为0是，第一级锁存数据，clk上升沿，第二级锁存数据。
RS触发器
主从RS触发器
同理，两个RS锁存器可以构成主从RS触发器。
建立时间与保持时间的理解
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建立时间
以D触发器为例，第二级clk上升沿时，D通过非门有延时，如果D稳定到clk上升沿的时间小于延时，那就不能正确输入，可能RS同时为1。
D锁存器 -
保持时间
以D触发器为例子，第一级clk要通过非门，存在延时，D要在clk上升沿后非门延时时间里保持数据稳定。
D触发器
