学习笔记4

总结1. Verilog对字符型的定义

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总结2. Verilog含有x和z的信号值操作

比较

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计算
含有x的操作包括，+, -, *, /, %结果都是x

总结3. Verdi后台新进程打开

verdi My_wave.fsdb > &log &
后台打开时产生的日志放在log文件中，后台打开，看设计文件，不用新开terimal

总结4. Verdi保存波形配置

波形窗口的file -> save signal保存为.rc文件
打开波形配置文件，新建一个波形窗口，file->restore signal选择.rc文件
更改设计文件，重新编译仿真，信号改变了，但是上次的波形配置还在

总结5. 保存结果到文件中，我们可以设置某个触发条件

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总结6. Vim的代码补全

编辑模式下,ctrl+N或者ctrl+P

总结7. 终端给Makefile传递参数

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Makefile的写法

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总结8. 改变Verdi的字体大小

https://blog.csdn.net/weixin_42764060/article/details/107100592

总结9. Verdi对信号加上状态机名称

Verdi 中 Waveform -> Set Radix -> Edit Alias，出现一个对话框。

Alias Table 为对这个信号起别名（alias）表的名字。
下面表格中 Alias 填你要显示的字母（用你 parameter的名字即可）
下面表格中 Value填对应行中左边 Alias 名字对应的数字（用你 parameter 后赋得值即可）
下面表格中 Background Color 为颜色（可填可不填）
最上面 Save as 为保存这个 alias file
点击最小面的 Apply即可。

来自 http://bbs.eetop.cn/thread-319183-1-1.html

总结10. verdi选择多个信号

Ctrl+ALT

总结11. Verdi打开波形同时打开源文件

编译选项加上 vcs -kdb
当得到了波形文件后（Post-Processing Mode (After getting the FSDB):）
Simply load the FSDB (using -ssf), the KDB will be loaded automatically:
% verdi –ssf my.fsdb
但是该方法如果删了编译时留校的sim.data文件夹，打开fsdb文件就没有源文件了

总结12. warning -debug_all不推荐

使用vcs -debug_acc+all替代

总结13. Vim中高亮所有相同的单词

用vim时，想高亮显示一个单词并查找的方发，将光标移动到所找单词.
1: shift + "*" 向下查找并高亮显示
2: shift + "#" 向上查找并高亮显示
3: "g" + "d" 高亮显示光标所属单词，"n" 查找！

总结14. 跑另一个makefile

make -f Intro_Top.tcl

总结15. 打印输出格式

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如果一个变量定义为signed格式，以%d的格式输出的是有符号，如果数字定义是无符号的，但是想打印有符号

$display("%d",$signed(B) );

总结16. 任务和函数的简单比较

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函数只是一个复杂的表达式（0时间执行，并立即返回），而任务是仿真（或者设计的一部分）
task和function举例

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task的调用tips
不同的task对同一数据进行操作，解决方法：任务和函数都会被定义为automatic，表示他们的数据是复制后按照迭代执行过程的顺序放到CPU寄存器堆的（Verilog数字VLSI设计教程 p118）
同一task在相同的时间调用：用in_use作为task已被调用的标志符号，从而避免被其他代码段调用