vivado学习——创建文件

打开上篇文章中创建的工程，

创建文件

点击Source中的“+”，

Add Sources

点击Next，

Add or Create Design Sources

点击Create File，

Create Source File

在File type中选择Verilog，File name中填写文件名称，点击OK，

Add or Create Design Sources

点击Fininsh，

Define Module

I/O Port的配置随后再进行，此时点击OK，

Define Module

点击Yes，

文件创建完成

文件FreDivDou已经创建完成了，双击该文件，

打开文件

可以在FreDivDou.v中开始Verilog语言的代码编写了。

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