硬件描述语言（Hardware Description Language， HDL）是用于描述硬件行为的语言，可以在寄存器传输级、行为级、逻辑门级等对数字电路系统进行描述。为了验证HDL中的硬件描述是否正确，我们需要搭建一个testbench，来验证RTL代码是否正确无误。因此诞生这种具有更多功能的验证语言SystemVerilog。
SystemVerilog是Verilog的扩展，可以完全兼容Verilog。它具有面向对象的特性，同时还具有随机化、约束和功能覆盖率等特性。提供了DPI接口，可以把C/C++的函数导入到SystemVerilog代码中。
那么如何在验证中使用SystemVerilog呢？
首先我们需要知道，IC设计的代码主要由多个Verilog（.v）文件和一个顶层模块组成，其中所有的子模块都被实例化以实现所需的行为和功能。因此，需要构建一个testbench环境来验证这些设计代码。顶层设计模块在testbench环境中被实例化，设计的输入/输出端口与适当的测试平台组件信号相连接。分析输出并与预期值进行比较，以查看设计行为是否正确。
下面举个例子：
一个需要验证的D触发器的设计，D触发器的功能是在每个时钟的上升沿，输出引脚Q锁存到输入引脚D的值，是一个上升沿触发的触发器。假设该触发器有一个低电平有效的复位和一个时钟。
我们使用SystemVerilog语言为该RTL代码构建一个testbench，将信号值直接驱动到D触发器的输入引脚clk、rst_n、d以观察输出结果。通过驱动适当激励以及之后的检查结果，我们就可以验证其功能行为的正确性。充分验证后，可以通过综合工具可以将该设计逻辑综合为门级网表。
tb_top是一个简单的testbench，其中实例化了d_ff0，并将其端口与testbench的信号连接。只需要在testbench中驱动信号，就可以传递到设计中，通过对比输出来判断是否符合预期值。
通过以上例子，可以基本了解SystemVerilog的用途，即用于搭建复杂的testbench和产生激励来验证设计代码。例子比较简单，并没有涉及复杂验证平台的搭建、OOP特性、随机激励、功能覆盖等等功能。对于更加复杂的设计，一般需要使用这些特性。
