1 特性表
clk R S Q(t+1)
0 * * Q(t)
1 0 0 Q(t)
1 1 0 0
1 0 1 1
1 1 1 x
2.verilog程序
module SR_latcg(
clk,R,S,Q
)
input R,S;
input clk;
output Q;
reg R,S,clk;
always@(*)//任意条件下
begin
if(clk==1)
begin
if(S==1&&R==1)
Q=1'bx;
else if(S==1&&R==0)
Q=1'b1;
else if(S==0&&R==1)
Q=1'b0;
end
endmodule
3.testbench
`timescale 1ns / 1ps
module sim_sr_latch(
);
reg R,S,clk;
wire Q;
initial
begin
R=1'b0;
S=1'b0;
clk=1'b1;
end
//always #5 clk=~clk;
initial forever #5 R=~R ;
initial forever #10 S=~S ;
sr_latch s1(clk,R,S,Q);
endmodule
4.仿真图
