4.1总线技术
4.1.1 总线类型
1.芯片总线是指大规模集成电路芯片内部，或系统中将各种不同器件连接在一起的总线，用于芯片级互连。
2.内总线是指微机系统中功能单元与功能单元间连接的总线，用于微机主机内部的模板级互连。
3.外总线是指微机系统与其外设或微机系统之间连接的总线，用于设备级互连。
4.1.2 总线的数据传输
1.总线操作：（1）总线的请求和仲裁（2）寻址阶段（3）数据传送阶段（4）结束阶段
2.总线仲裁：确定使用总线的主模块，目的是避免多个主模块同时占有总线，确保任何时候总线上只有一个模块发送信息。先来先服务，优先级。（1）集中仲裁（2）分布仲裁
3.同步方式：（1）同步时序，由共用的总线时钟信号控制。优点是简单快速，适合速度相当的模块之间传输数据。（半同步时序）（2）异步时序，也称应答方式，需要握手联络信号控制，总线时钟可有可无。不互锁、半互锁、全互锁。周期较长，传输速率较慢。
4.传输类型：总线最基本的数据传输是以数据总线宽度为单位的读取和写入。载入、存储、输入、输出、写后读、读修改写、广播
5.性能指标：总线宽度（总线能同时传送的数据位数）、频度（总线信号的时钟频率）和带宽（单位时间传输的数据量）。
4.2 8088的引脚信号
1.引脚信号可分为地址总线AB（单向，主模块->从模块）、数据总线DB（双向）和控制总线CB。 多数控制信号都是低电平有效，具有较好的抗干扰能力。 三态能力，高阻态
4.2.1 8088的两种组态模式
/
接低电平，8088工作在最大组态，可用于构成大型系统；接高电平，8088工作在最小组态，可用于构成小型系统。
图4-3
4.2.2 地址/数据信号
引脚分时复用技术
第一个时钟周期输出存储器或I/O端口的低8位地址，其余时间传送8位数据
访问存储器或外设时，提供20位地址的中间八位
访问存储器第一个时钟周期输出高4位地址，访问外设第一个时钟周期无效，其余事件输出状态信号。
4.2.3 读写控制信号
1.基本读写引脚
（1）ALE，地址锁存允许引脚，高电平有效，表示复用引脚正在传送地址信号
（2）/
，高电平表示CPU将访问I/O接口，此时地址总线提供16位地址；低电平表示CPU将访问存储器，此时提供20位地址
（3）,写控制引脚
（4）,读控制引脚
2.基本总线操作
（1）存储器读（2）存储器写（3）I/O读（4）I/O写
3.同步操作引脚
READY，就绪引脚，输入给处理器的信号，高电平有效，表示可以进行数据读写。
4.2.4 其他控制信号
1.中断请求和响应引脚
（1）INTR，可屏蔽中断请求引脚，主要用于实现与外设进行实时数据交换。
（2），可屏蔽中断响应引脚，表示来自INTR引脚的中断请求信号已经被响应
（3）NMI,不可屏蔽中断请求引脚，上升沿有效
2.总线请求和响应引脚
（1）HOLD，总线请求引脚。从有效到无效，通知微处理器收回对总线的控制权。
（2）HLDA，总线响应引脚。有效时表示微处理器已响应总线请求并释放总线。高阻状态，HOLD变为无效时，HOLA也变为无效。
3.其他引脚
（1）RESET，复位引脚，CS=FFFFH，IP=0000H
（2）CLK，时钟输入引脚
（3），组态选择输入引脚
（4），测试输入引脚
4.3 8088的总线时序
1.总线时序描述了总线信号随时间变化的规律以及总线信号间的相互关系。
2.一条指令在处理器控制下从取指、译码到最终执行完成的过程，常被称为指令周期。
3.8088的基本总线周期由4个时钟周期构成。
4.3.1 写总线周期
图4-4和图4-5
1.状态——输出存储器地址或者I/O地址
ALE有效，被看成是总线周期开始的标志。
2.状态——输出控制信号。
读写信号 地址信号被撤销，出现处理器输出的数据，
出现CPU输出的状态。
3.和
状态——总线操作持续，并检测READY以决定是否延迟时序
4.状态——完成数据传送
4.3.2 读总线周期
图4-6
有一段数据总线输出为高阻，使CPU不再控制数据总线，这样存储器或I/O端口的数据就可以发送到数据总线。
