（注：本系列用于自己开始自学Verilog HDL语言时做备忘梳理使用）
1.基础概念
2.描述方式
3.第一个示例——2选1数选器的实现
基础概念
1.Verilog HDL是一种硬件描述语言，广泛用于开发FPGA和ASIC等场合，从C语言继承了多种操作符和结构，但本质上不同。
我选用notepad++（敲程序）加上quartersII（综合仿真），其中编写环境配置参照的是这篇博客：
https://blog.csdn.net/weixin_43950612/article/details/104911837
2.Top-Down的设计思路
3.模块是Verilog 的基本描述单位（就像是C语言中的函数），用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。
其基本的语法：
module module_name(port_list) ;
...
endmodule
其中（）内的部分用于定义不同的参数，同时在用前最好是各个模块最前放上输入输出定义（和C语言差不多，一种良好的规范）
粘贴一个示例
module HalfAdd (A, B, S, C) ;
input A, B; //输入
output S, C;//输出
assign #2 S = A ^ B;//赋值
assign #4 C = A & B;//赋值
endmodule
说明：
a.HalfAdd-模块名，最好是英文与模块功能有关的，这里是半加器
b.A,B-输入端口，input固定定义输入语句，同理S,C为输出端口，output固定定义输出语句，此外还有一种inout的双向传输语句（端口都是可以添加类型说明的，以后学到再写，这里默认一位数据）
c.assign-连续赋值语句，这个稍微查了些后面的内容
这两条语句牵涉到两个语法点
c.a.时延，# 2指2个时间单位，时间单位需要自定，使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示:
timescale 1ns /100ps
说明时延时间单位为1 n s并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)。如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。如果没有这样的编译器指令, Verilog HDL 模拟器会指定一个缺省时间单位
c.b.连续赋值，基本语法
assign [delay] LHS_n e t = RHS_expression;
右边表达式使用的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后变化值被赋予左边表达式的线网变量
其他语法学到的时候再补
描述方式
（呃，语文系内容，感觉没啥用）
1.行为型描述：高级语言描述方式（只涉及行为，不涉及电路）
2.数据流型~~：通过逻辑方程用assign连续赋值实现组合逻辑
3.结构型~~：调用已定义的基元（类似于库函数）
还是通过具体例子理解比较直观
第一个示例——2选1数选器的实现
行为型1
语句内涵比较简单，实现的选择器也是最简单的一类，基本的数电知识即可看懂。需要注意一个c语言运算符：
条件 操作符 “?”： 语法格式为： 表达式1? 表达式2: 表达式3 。若表达式1 为真 ， 那么表达式2 的 值做为结果；否则表达式3 的值做为结果 。
行为型2
还是行为型，这里增加了一些其他语句always
always语句总是循环执行,或者说此语句重复执行。
只有寄存器类型（reg）数据能够在这种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并发执行
@（or...）是敏感事件控制运行语句。always语句可在（）后加 begin ...end语句顺序执行，还可以
在代码块定义延时，语句为#time
数据流型
![数据流型2选1数选器]
新出现的语法点
wire：内部节点或连线的类型， 网 表类型可通过连续赋值语句(assign 语句) 或逻辑门驱动 。 如果一个网表没有和任何驱动源连接，其值为 高阻状态
（可以这么理解，如果用数据流型，在每个节点，也就是电路图的输出或若干连线汇聚点需要给一个字母来定义并用assign赋以逻辑表达式的值，相当于划分逻辑图的每一段，写出每段输出的表达式，这其实是比较符合我们通过图来分析设计的过程）
位运算：和c语言基本应用是一致的，&，|，，^，^
结构型
这里调用了内部的基元，门电路基元在图中列出，其中实例名u1等可以缺省，我比较喜欢这种，就很符合设计流程
