发简信
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频谱增强SpecAugment: A Simple Data Augmentation Method for Automatic Speech Recognition论文链接： https://arxiv.org/pdf/1904.08779.pdf SpecAugment是一种log梅尔声谱层面上的数据增强...
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ISE——demo新建项目 型号与器件对应 新建Source 选择Verilog Module 写一个led的demo 按下复位键灯亮 module led( i...
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自定义Fbank训练def feature_wav(wav_file, pre_emphasis=0.97, n_filter=40, frame_len_s=0....
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kaldi和psf在Fbank上的区别可以进行Fbank特征提取的库有两个： 一个是python_speech_features另一个是pytorch中的torchaudio imp...
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将帧长改为32ms训练
将参数frame_length设置为32，其他参数变，进行训练： 测试结果： 与之前的8.276%相比 降低了0.053%
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vivado2019.1安装Xilinx采用的是ISE和vivado；Altera采用的是quartus II。 自带的ISE总闪退，就装了个vivado 官网下载地址：h...
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硬件描述语言 VERILOG（三）模块结构 模块（module）是 Verilog 的基本描述单位，是用于描述某个设计的功能或结构及与其他模块通信的外部端口。 模块在概念上可等同...
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硬件描述语言 VERILOG（二）可综合设计 Verilog 硬件描述语言有类似高级语言的完整语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是，Verilog 是描...
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硬件描述语言 VERILOG（一）视频网址： https://www.bilibili.com/video/BV1yf4y1R7gH?t=407 Verilog 的历史 在传统硬...