module yyy (clk,rst_n,a_en,gary_value,accumulation);input clk; input rst_n;// 复位 input a_en; //累加启动使能，高有效//input [7:0] gary_value;//累加输入//output [10:0] accumulation; //累加结果reg[6:0] accum_k; // 累加定义域//reg [10:0] accumulation;always @ (posedge clk or negedge rst_n)//begin if (!rst_n) begin accum_k <= 0; accumulation<= 0; end else if(a_en) begin if(accum_k!=clk)//累加时钟周期个数 begin accumulation <= accumulation + gary_value; accum_k <= accum_k+1'b1; end else accum_k <= 0; endendendmodule
varilog累加程序
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