此文为 "How to use "for" statement to facilitate coding with System Verilog" 中文版
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示例 1
下面是2个例子
integer j;
always@(posedge clk)
begin
if (!rst_n) begin
for (j=1; j<=6; j++)
p1_real[j] <= 0;
end
else begin
genvar i;
generate
for (i=3; i<=6; i++) begin : u0
assign p2_real_tr[i] =p2_real[i][wDataInOut+14-1 : 14];
assign p2_imag_tr[i] =p2_imag[i][wDataInOut+14-1 : 14];
end
endgenerate
注意 integer 和 genvar用法区别
在上面2个例子中，for语句中的6都可以被参数parameter替代，此parameter可以是高层模块传递进来的
