发简信
IP属地：青海
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To reduce FPGA compilation time by using partition tool of Quartus
Author : monokent First written in 2015. A simple way to reduce Quartus ...
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利用Quartus的Partition功能减少FPGA编译时间
版权归作者monokent所有，转载请注明出处 此文章选自本人2015年5月邮件内容 一个简单的可有效减少Quartus编译时间的方法。此方法可...
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如何使用for语句简化system Verilog代码
此文为 "How to use "for" statement to facilitate coding with System Verilog...
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How to use "for" statement to facilitate coding with System Verilog
Author: monokent Example 1 Below is two simple examples. Note the differ...
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在Verilog中如何使用signed信号（有符号数）
此文为 "How to use signed variable in System Verilog" 中文版版权归作者monokent所有，转载...
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How to use signed variable in System Verilog
Author: monokent Example 1 In verilog, signed data is in the form of two...
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PN序列生成代码快速参考
PN序列生成器的基本结构为LFSR(linear feedback shift register)，在通信领域PN序列可作为测试数据源或者扰码生...
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反馈环路并行解调代码调试心得最近在调试一个基于反馈环路的并行解调代码（VHDL in FPGA），主要工作是添加对16QAM的支持（之前只有QPSK）。调试过程颇有些波折，...
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没有记录，就没有发生
记忆力差和缺乏记录总结，已经成为我前进的一大障碍。及时梳理和反思已做过的工作，不仅是为了not repeat myself，更是为了提升技术感悟...