摘要

六十年来，摩尔几何缩放推动了半导体行业的进步。但这一产业契约已不再成立：纯粹的尺寸缩减带来的回报已经趋于平缓，领先节点的设计预算已超过每颗芯片十亿美元，而在最先进的节点上，单位晶体管成本已不再下降。本文提出了一种接替性的缩放原理——τ 缩放——它采用时间本身，而非晶体管面积，作为进步的首要度量指标。该理论将单一的特征时间常数 τ 作为统一的优化目标，横跨从开关晶体管到数据中心工作负载的十二个数量级。本文给出了两个量产规模的验证演示。在一款移动SoC上，LogicFolding——一种将数字、模拟和存储电路划分到垂直堆叠的有源层中的设计方法——在固定器件节点下，实现了晶体管密度55% 的阶梯式提升和41% 的能效增益。在AI系统上，一套协同设计的堆栈——包含内存语义的统一总线（Unified Bus）架构、近封装的光学I/O（Hi-ONE），以及边到表面的3D折叠（3D Folding）——预计到2035年将实现超过100倍的硬件集成度增长。更深层次的主张是方法论的：τ 缩放是自登纳德（Dennard）以来第一个为整个计算堆栈建立统一优化目标的缩放原理

开篇/引语

自20世纪60年代中期以来，半导体行业一直用纳米来衡量进步。每十八个月，晶体管变得更小，频率变得更高，每个逻辑门的成本变得更低。摩尔定律既作为一种经验性观察在起作用，也帮助建立了一个产业契约——整个计算堆栈都建立在这个契约之上。
这一产业契约已不再成立。在7nm节点之后，几何缩放不再带来其历史上曾有过的红利。光刻设备正逼近图案化的物理极限，极紫外（EUV）折旧主导了晶圆成本，单位晶体管的价格曲线已经趋于平缓——在某些情况下甚至出现了反转。对于那些无法获得最先进光刻设备的组织来说，这一约束来得更早，也施加了更沉重的压力。
因此，行业的核心问题已经改变。它不再是“晶体管还能缩小多少？”而是“应该缩放什么，以及针对什么目标？”
在过去的六年里，作者在华为半导体的团队已经用硅片——横跨移动SoC、AI加速器、系统互连和封装——对这个问题进行了研究。结论是：答案不在于另一个节点，也不在于另一种晶体管架构，而在于首要优化目标本身的改变。本文主张，未来十年的电子系统演进不应再以几何缩放为指引，而应该以时间缩放为指引——即系统性地减少单一特征时间常数 τ，贯穿堆栈的每一层，从皮秒级开关的晶体管，到秒级响应的数据中心工作负载。
下面，本文将借鉴2020年5月至2026年5月期间量产了381款芯片的经验，从科学方法论和产业路线图两个角度，阐述τ缩放的理论依据。

1. 几何时代的终结

在半导体产业的大部分历史中，其唯一的任务就是：把晶体管做得更小。戈登·摩尔在1965年的观察——晶体管密度大约每两年翻一番——在十年后得到了罗伯特·登纳德缩放理论的补充，该理论确立了按比例缩小电压和尺寸可以维持恒定电场。几何缩放与登纳德缩放共同在近五十年的时间里，带来了每瓦性能和每美元性能的指数级提升。
这一格局分两个阶段瓦解。大约在2005年前后，登纳德缩放首先失效：电压不再随特征尺寸按比例缩小，暗硅时代开始了。几何缩放持续得更久一些，由FinFET以及随后的全环绕栅极（GAA）器件架构所维系。然而，在7nm之后，纯尺寸缩放的回报已经趋于平缓。其背后的原因如今已有充分记录：速度饱和使得本征延迟对沟道长度的依赖从二次关系变为线性关系；局部互连的寄生电阻和电容在标准单元延迟预算中的占比越来越大；掩模成本、极紫外（EUV）折旧以及设计规则的复杂性，已将领先节点的芯片设计成本推至每颗芯片超过10亿美元（在2nm节点）。
其经济后果同样不可避免。晶体管成本在先进节点已经趋于平缓，而在最前沿节点，成本实际上正在上升。支撑了过去五十年的产业契约——每一代都提供更多晶体管且成本更低——已经不再成立。
对于华为半导体而言，这一转变还伴随着额外的约束：无法获得最先进的光刻设备。指望下一个节点能解决问题，已不再可行。六年前，几何路线图进入了平台期，迫使人们面对一个更根本的问题——回过头来看，最终整个行业都将不得不面对这个问题。

2. 时间，而非空间：摩尔时代的真正货币

归根结底，从对最终用户产生的本质影响来看，摩尔定律从来就不是关于几何尺寸的。晶体管变小改善了系统性能，是因为它们开关得更快了。互连变得更密集改善了性能，是因为信号传输的距离更短了。集成度更高改善了性能，是因为数据跨越的边界更少了。每一代技术所交付的，本质上都是时间的缩减——在器件层面是从皮秒到纳秒，在芯片层面是从纳秒到微秒，在系统层面是从微秒到秒。空间缩放不过是压缩时间的工具而已。
一旦认识到这一点，一个显而易见的重新框架就呈现出来了。时间本身应当被采纳为主要度量指标。在堆栈的每一层——晶体管、电路、芯片、系统——都可以定义一个特征时间常数 τ，并将其缩减作为统一的优化目标。几何缩放于是成为减少 τ 的众多技术之一，而非唯一的技术。
这一原理被称为 τ 缩放，在此被提出来作为几何摩尔缩放的继任者，成为半导体演化的指导原则。形式上，τ 被视为一个分层构造，可以分解为：

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其中四个参数分别表示晶体管层、电路层、芯片层和系统层的时间常数。每一层的 τ 由下层的 τ 以及该层引入的组织和通信开销共同构成。τ 的工作空间横跨大约12个数量级的时间（皮秒到秒）和类似范围的空间（纳米到千米）。在每一层，都有不同的机制可用于减少 τ：
晶体管：本征开关延迟，通过提高迁移率、应变工程、高k/金属栅和GAA结构来解决，并且越来越多地通过减少局部互连的寄生R和C来解决——后者目前已超过本征传输时间数倍。
电路：沿信号路径的RC传播延迟，通过更低电阻率的导体、低k电介质，以及——最为重要的——通过垂直集成来减少导线长度来解决。
芯片：计算和访存延迟，通过架构选择、流水线深度、存储层次结构和片上互连来解决。
系统：端到端的消息传递和同步时间，通过互连拓扑、协议栈和互连结构设计来解决。

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3. LogicFolding：一个移动SoC的验证示例

τ缩放的第一个量产级测试是在移动领域进行的。一款智能手机SoC是一种特殊情况：一颗芯片就构成了整个系统。多插槽并行是不可用的；没有千节点互连可以掩盖一条慢速链路。交付给用户的所有性能都来源于单个芯片，在几瓦的功耗预算内，受手持设备外形尺寸的热限制约束。
2020年之后，当对领先节点的访问受到限制时，实际的问题变成了：在节点固定的情况下，如何在单颗芯片上持续实现代际改进？
浮现出来的答案被称为 LogicFolding。
LogicFolding是一种设计方法，它将数字、模拟和存储电路划分到垂直堆叠的有源层中，遵循时间缩放原理，共同优化性能、功耗和面积。
数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保存状态的双稳态触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而该延迟又由沿该路径的互连RC和门控数量主导。传统优化将门放置在平面上，并通过其上方的金属堆栈布线；导线越长，寄生RC越大，关键路径就越慢。
LogicFolding抛弃了平面假设。关键路径上的门被分布到两个（最终会更多）垂直堆叠的有源层上，通过超细间距混合键合连接。从电路设计者的角度看，这两层表现为一个单一连续的互连结构，单元分布跨越晶圆边界，就好像它是一个额外的金属层。信号线变得显著更短，寄生RC急剧下降，时钟偏移收紧，芯片在相同的器件节点上以更高的时钟频率运行。
为了帮助LogicFolding实现这些增益，保持混合键合间距与顶层金属间距之间的比值（齿轮比）相对较低是有利的——实践中大致低于3，更低的比值通常更好。以当今约720nm的顶层金属间距来看，这对应于低于2μm的混合键合间距——理想情况下齿轮比约为1，此时键合界面处的"鸟笼"布线开销实际上消失了。实现这一间距，以及所需的套准精度（<0.5μm）、TSV缩放（临界尺寸和禁入区小于1.5μm，间距小于6μm）和良率（通过智能冗余实现接近100%），需要在供应商和合作伙伴生态系统中进行多年的工艺开发努力。
在Kirin 2026上测得的成果是具体的：
晶体管密度单代从155 MT/mm²阶梯式提升到238 MT/mm²（晶体管密度使用公式计算；Kirin SoC设计的面积利用率为68%）——这种幅度的改进以前需要三年的几何缩放。

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SoC性能核心的能效提升了41%，最高时钟频率提升了近13%。
一条跨越上下两层构建的高速全局片上网络数据路径将数据路径面积减少了55%，同时电源传输稳定性得到改善。一种硅后时钟偏移调整方案独立贡献了超过5%的SoC性能提升。在SRAM上——其访问速度、每比特能量和面积强烈依赖于位线和字线长度——LogicFolding缩短了关键路径，减少了每比特能量，并将工作频率提高了40%以上。在一个代表性的处理核心上，双层折叠架构将时钟缓冲器数量减少了50%以上，时钟偏移减少了25%，导线长度减少了约30%。
这些增益是在固定的器件节点上实现的，不是通过新的光刻步骤获得的，而是通过三维空间中逻辑分布的重组实现的。
在Kirin 2026中量产的LogicFolding实现是刻意保守的。混合键合间距达到了1.5μm；TSV接触孔仅比顶层金属低一个层级推进；折叠仅沿关键关键路径选择性应用，而非在整个设计范围内实施。即便如此，今年CPU性能核心的频率仍回到了3.1 GHz。
在未来十年中，LogicFolding预计将从局部的关键路径折叠演进到全面的多层折叠——每个封装三层、四层甚至更多的有源层——由更低温度的混合键合（放松跨层的热预算）以及TSV接触孔从顶层金属下移到M6所驱动，后者将释放超过30%的高层布线资源。从2026年到2035年，晶体管密度预计将朝着400 MT/mm²及以上迈进。同时，LogicFolding使Kirin能够显著提升CPU核心频率，并为达到4 GHz及以上铺平道路（表1）。这一路线图是可行的，并且在成本上是经济可行的。

表1. Kirin CPU性能核心的工作频率趋势

4. 从皮秒到微秒：AI数据中心中的τ缩放

一个自然的问题是：在毫瓦级智能手机领域发展出来的原理，能否在AI训练和推理的吉瓦级领域仍然成立？AI工作负载占据了τ频谱的另一端：不是单颗芯片，而是成百上千颗芯片像一台机器一样协同工作，其总算力在过去十年中增长了大约六个数量级。答案是肯定的——前提是将τ作为系统级目标，并应用到整个链条中，而非仅限于单个加速器内。
两个事实塑造了τ论证的AI侧。首先，AI系统持续增长——从一颗芯片，到几十颗，到几百颗，并越来越多地发展到数万颗。其次，现代AI系统的能量预算和材料预算由数据主导，而非计算。在大型AI集群中，超过80%的能量消耗在数据搬运上；超过70%的系统成本分配给了数据存储。其含义是直接的：减少数据在传输中所花费的时间——无论是在芯片之间、机架之间，还是在封装内部——至少与减少计算本身所花费的时间同等重要。
τ缩放通过三个协同层在AI规模上实例化：一个系统互连结构（统一总线）、一个近封装光引擎（Hi-ONE），以及封装本身的拓扑重组（3D折叠）。

4.1 统一总线 —— 一个τ优先的系统互连结构

传统的多节点、多加速器架构通过多个堆叠的协议搬运数据：PCIe到主机，NVLink或专有互连在机箱内部，以太网或InfiniBand在机箱之间，以及其上的软件栈远程内存访问。每一层都带来一次协议转换、额外的串行化、一个额外的DMA缓冲区以及一次额外的握手。每次转换都会增加延迟、降低可靠性并带来额外成本。
统一总线（Unified Bus, UB）用一个单一的协议取代了这个堆栈，该协议可在机箱内部和跨机箱运行——一个完全点对点的互连结构，在整个系统中原生暴露内存语义。数据搬运被简化为在内存语义层上免转换的、点对点的传输，以硬件管理的缓存一致性取代软件栈的消息传递。
实测收益约为两个数量级：端到端的远程访问延迟从TCP/IP类堆栈典型的数十微秒下降到大约100纳秒——在主导的通信轴上实现了约500倍的系统τ缩减。在机架规模上，这使得系统渐近地接近一台单一的、互连结构一致的机器——内部称之为"单芯片系统"（System-as-One-Chip）。

4.2 Hi-ONE —— 封装级的光学I/O

一旦通信延迟降低，下一个瓶颈就会转移。增加单个机架内的芯片密度会将功率密度和可靠性推过它们的极限——同时也会将电SerDes推过其极限。在每颗AI芯片400Gb/s的速率下，铜缆仍然是成熟可靠的选择。但在每颗芯片数Tb/s的速率下，铜缆在物理上变得不可行：SerDes的传输距离收缩，布线变得极其笨重，面板安装变得不可行，热和电源传输余量被耗尽。
华为半导体开发的方法是高密度光互连节点引擎 Hi-ONE——一个近封装的光引擎，每个模块提供8Tb/s的带宽，与一颗AI芯片在单条光链路上的UB带宽相匹配。它将所需的SerDes传输距离从约100厘米减少到约5厘米，消除了笨重的布线，并将传输距离从不足1米扩展到100米，使得分布式、吉瓦级数据中心的高密度互连在物理上成为现实。
Hi-ONE的设计理念本身就是一个τ缩放的论证。Hi-ONE没有采用用于高信号保真度的重型DSP，而是采用了线性方法——一个模拟均衡增强型驱动器和跨阻放大器——并允许UB协议容忍故意放宽的误码率。这种协议层和物理层之间的跨层权衡降低了功耗、成本和集成复杂度，也体现了τ优先方法论所奖励的跨层权衡。

4.3 N²与N的困境，以及为什么3D折叠是不可避免的

AI加速器不会止步于2.5D扇出的最深层次原因是几何层面的，值得明确陈述，因为它决定了2030年后的路线图。
在传统的2.5D AI芯片中，逻辑芯片位于封装中心，HBM堆栈和SerDes排列在其边缘，电压调节器环绕封装四周。每一个内存信号、每一个互连信号、每一安培的供电电流都必须穿越芯片的边缘才能到达内部的计算资源。如果芯片的边长为N，那么：计算容量按 N²（面积）缩放
但内存带宽、互连和电源传输——所有这些都由2.5D扇出沿边缘承载——仅按 N（周长）缩放
这两条二次曲线和线性曲线之间日益扩大的差距构成了扇出困境，它解释了2.5D缩放停滞的原因，无论底层的逻辑节点变得多么激进。没有任何晶体管层面的改进能够弥补拓扑层面的缺陷。
3D折叠通过将边缘绑定的资源重新定位到表面上，解决了这一困境。电源传输（通过背侧供电和集成电压调节器）、高速内存（通过与逻辑的混合键合）和光学I/O（通过近封装的Hi-ONE）都从周长迁移到垂直表面——并且，一旦定位在表面上，它们就按 N² 缩放，与计算的二次增长速率相匹配。封装不再是一个被内存和SerDes外围带包围的逻辑芯片；它成为一个垂直集成的堆栈，其中内存、互连、电源和逻辑都一起缩放。
路线图将这一演进放在了一个明确的时间表上。大约到2030年，AI加速器（Ascend SuperPoD系列——2025年的Ascend 910C，2026年的Ascend 950，以及后续的990）依赖于成熟技术的组合：小芯片、2.5D扇出，以及通过微凸点和标准间距混合键合实现的3D堆叠。大约在2030年，Ascend 990将把LogicFolding引入AI加速器类别，从那时起，3D折叠将成为到2035年间α的主要载体。沿着这条路径，到2035年，硬件集成度预计将增加超过100倍，τ的缩减分布在堆栈的每一层，而非集中在器件层面
侧边栏 B — AI系统规模下的τ
UB远程访问延迟：数十微秒 → 约100纳秒（约500倍的τ缩减）
Hi-ONE 每模块带宽：8 Tb/s（匹配每芯片的UB带宽）
Hi-ONE SerDes传输距离：约100厘米 → 约5厘米；面板到面板传输距离：<1米 → 100米
扇出困境：计算 ∝ N²，受周长限制的带宽/I/O/电源 ∝ N
3D折叠：将带宽、光学I/O和电源传输从边缘重新定位到表面，恢复N²的对称性
2026 → 2035 预计硬件集成度增长：>100倍

5. 逻辑与存储：从解耦到再融合

τ缩放的一个含义值得单独讨论，因为其后果既是产业性的，也是技术性的。
在8086时代，行业通过标准化的存储总线有意地将处理器和存储解耦。这种解耦使得两个行业可以独立缩放：处理器性能沿着摩尔曲线快速前进，而存储供应商则在此之外发展出一个庞大的独立市场。
AI时代正在逆转这种解耦。计算密度的持续增长正在将存储带宽、延迟、功耗和封装推向其极限。HBM、混合键合和3D堆叠SRAM都是一个单一基本事实的症状：对于现代AI工作负载来说，数据搬运与计算本身同样关键，逻辑和存储正再次被推向紧密的物理集成。随着它们走向融合，供应链中的影响力平衡正在向存储和封装供应商转移。
技术方向是明确的，但经济上的解决方案尚未确定。在AI硬件时代，持久的成功将属于那些能够在技术上融合逻辑与存储，并建立一种经济伙伴关系，使两个行业都能长期共享这种融合收益的参与者。这不仅仅是一个研究问题；这是行业在未来十年需要解决的一个结构性问题。通过使每一次分离的跨层成本变得可见，τ缩放确保了这个问题无法被推迟。

6. 开放挑战

如果让读者以为τ缩放已经是一个完备的系统，那将是一种误导。仍有几个实质性问题尚未解决，在此指出这些问题，既是为了突出正在进行的工作，也是为了邀请各方合作。
工具链与方法论。
当今的EDA是为这样一个时代开发的：面积、时序和功耗沿着三个独立的轴进行优化，而系统的τ则作为残余量出现。全面的LogicFolding要求工具链将多个堆叠的芯片视为一个单一连续的设计实体——在单元粒度而非模块粒度上对逻辑进行划分，在统一的成本函数下跨越整个三维体积进行布局，并在垂直互连寄生参数、禁入区排除规则以及晶圆间工艺变异相互作用的情况下，实现跨芯片路径的时序收敛。传统的二维训练工具并不能充分解决这些问题。我们已经开发了初步的内部工具，能够产生有用的结果，方法论细节将在未来几个月内公布。一个τ原生的工具链——开放的、多物理场的、三维原生的——是未来十年最重要的赋能投资。
晶圆间工艺变异。
LogicFolding需要键合来自不同批次——在某些情况下甚至是不同节点——的晶圆。晶圆间的阈值电压、驱动电流和互连RC的变异在实质上大于晶圆内的变异，并且对时钟分配和保持时间余量的影响最为严重。智能冗余、自适应补偿以及τ感知的签核流程是应对措施的必要组成部分。
垂直互连开销。
每一个混合键合和每一个TSV都会带来有限的电阻和电容代价，而TSV的禁入区会挤占标准单元的位置。因此，LogicFolding必须逐层地通过一个简单的不等式来证明其合理性：

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对于移动设备的关键路径和存储而言，这一阈值已经被跨越；该阈值是工作负载特定的，并且随着键合间距的缩小，这条边界将会移动。
能量，τ是一个时间定律，而不是焦耳定律。一个运行速度快10倍但功耗也高10倍的"超级节点"并不违反任何缩放原理，但却会超出电网容量。因此，τ缩放需要一个能量层面的伙伴：消除堆栈开销的内存语义互连、将每比特皮焦耳能耗降低数个数量级的近封装/共封装光学、背侧供电、存内/近存计算，以及将τ余量换回功率余量的严格实践（数据中心规模的DVFS——与实现智能手机电池续航的机制相同）。重要的是，当以节能为导向分配时，τ余量本身就提供了能量余量。
基准测试。
行业当前的性能基准测试——Linpack、MLPerf、SPEC——是为这样一个时代设计的：每个工作负载只需要一个标量值就足够了。一个τ缩放的行业需要τ剖析型的基准测试——即能够揭示系统每一层的主导τ以及该层剩余余量的向量。主导τ的层，按照定义，就是下一个投资的方向。

7. 六年已过，十年展望

在2020年5月至2026年5月期间，华为半导体设计并量产了381款芯片，服务于移动、AI、汽车、工业和基础设施市场。在整个产品组合中，τ缩放的论点经受住了考验：
在器件和电路层面，晶体管密度已从155 MT/mm²上升，到2031年将达到400+ MT/mm²。
在芯片层面，LogicFolding已在一款领先的移动SoC上证明，在固定器件节点下，关键路径频率、能效和密度可以继续进步。
在系统层面，统一总线和Hi-ONE已经证明，数百微秒的通信τ可以压缩到数百纳秒，并且一个多机架AI集群可以表现得像一台单一的、一致性的机器。
展望未来：
CPU性能核心频率预计到2029年将达到4 GHz及以上；
Kirin SoC的能效预计在典型使用场景下，三到五年内将翻倍以上；
AI硬件集成度预计到2035年将增长超过100倍。
超越任何单个产品，更深层的主张是方法论的。τ缩放是自登纳德以来第一个为整个堆栈提供统一优化目标的缩放原理。它向工艺技术专家、电路设计人员、架构师、系统工程师和软件团队发出信号：这些群体现在正在用相同的单位优化相同的量，并且任何单一层面的改进都必须传导到系统τ上才算数。它同时也向行业战略家和资本配置者发出信号：下一美元应该跟随τ，而不是节点——竞争性性能不再需要永久停留在光刻的领先节点上，封装、存储带宽和互连结构设计现在拥有此前仅由领先逻辑节点独自占据的战略权重。
对于一代工程师——他们被教育将"摩尔定律"等同于"进步"——这是一个艰难的转变。几何时代事实上已经结束了；否认这一事实并不是一个可行的策略。通过小型化实现加速的时代正在让位于通过跨多层电子系统的τ优化实现加速的时代——而那些在未来六到十年内采纳τ作为首要目标的企业、研究团体和生态系统，将决定此后十年计算形态的走向。
未来十年的工作范围已经划定。许多开放问题仍然存在，没有任何一个组织能够单独解决它们——工具链、标准、基准测试、器件物理和经济模型都需要来自任何一家公司之外的贡献。因此，本文既是一份来自实践一线的报告，也是一份邀请。
前方的路线图充满挑战，但方向是明确的。

作者

Tingbo He 领导华为的半导体业务。她所领导的团队在2020年至2026年间，设计并量产了381款芯片，横跨移动、AI、汽车和基础设施市场，并且是本文所描述的τ缩放方法论以及LogicFolding、统一总线和Hi-ONE技术的源头

致谢

本文借鉴了华为半导体及其代工厂、设备、EDA和系统合作伙伴生态系统中数千名工程师长达六年的工作。作者感谢那些使这项工作成为可能的客户，感谢他们的耐心。

参考文献
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