设计实现
a) 逻辑综合 -----设计实现产生一种verilog文件即可
b) 布局布线 -----逻辑综合后，设计并产生4种verilog文件。可通过修改下面mode，产生4种不同的布局布线结果。
####### place mode#############
if {$mode==0} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium\
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.7
} elseif {$mode==1} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium \
-place_detail_wire_length_opt_effort high \
-place_global_max_density 0.7
} elseif {$mode==2} {
setPlaceMode -honorSoftBlockage true \
-adaptive false \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort high \
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.73
} elseif {$mode==3} {
setPlaceMode -honorSoftBlockage true \
-adaptive false \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort high \
-place_detail_wire_length_opt_effort high \
-place_global_max_density 0.73
} elseif {$mode==4} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort high \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium \
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.7
}
数据提取
数据提取函数有两个，dfun 和 fun（见文件夹）
具体提取过程如下
- 提取逻辑综合后，特征相关数据和时序报告
过程如下：逻辑综合后，利用PT时序进行分析时。导入tcl脚本dfun。
并在PT脚本最后加上这两条命令
redirect -file 自定义特征相关数据文件 {export_timing} //
redirect -file 自定义时序路径相关数据文件 {report_timing -max_paths 100 -slack_lesser_than 100 -nworst 1 -nets -transition_time -capacitance -input_pins -delay_type max -significant_digits 7 -rise_to [all_registers -data_pins]}
- 提取布局布线后，特征相关数据和时序报告
过程如下：布局布线后，利用PT时序进行后PT分析时。导入tcl脚本dfun。
并在PT脚本最后加上这两条命令
redirect -file 自定义特征相关数据文件 {export_timing} //
redirect -file 自定义时序路径相关数据文件 {report_timing -max_paths 100 -slack_lesser_than 100 -nworst 1 -nets -transition_time -capacitance -input_pins -delay_type max -significant_digits 7 -rise_to [all_registers -data_pins]}
- 提取布线相关信息
利用StrarRC从布局布线结果种，提取出spef文件。提取脚本见Gspef
startrc Gspef
- 网表文件
逻辑综合和布局布线后的网表文件 - sdc时序约束文件
