姓名：任佩怡 学号：19020100348 学院：电子工程学院
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【嵌牛导读】系统级芯片(SoC)是一个将计算处理器和其它电子系统集成到单一芯片的集成电路。SoC可以处理数字信号、模拟信号、混合信号，甚至射频信号，常常应用在嵌入式系统中。
【嵌牛鼻子】内核、IP、EDA和NoC
【嵌牛提问】SOC设计选择
【嵌牛正文】
目前主流的SoC在选择处理器内核IP时主要基于什么标准?如何实现差异化设计?
SoC设计时对处理器IP的选择，确实存在一定的统一标准，比如硬件指标、软件指标、稳定性及价格等因素。
硬件指标主要包括：
在特定工艺下，频率、面积、功耗参数要求，以及典型CPU基准测试跑分(DMIPS，CoreMark等);
不同的指令集组合，如RISC-V 32位或是RISC-V 64位指令集、DSP、单双精度FPU等;
存储单元结构及大小;
中断个数和优先级，响应速度等;
支持的总线接口类型及时钟频率比等。
软件指标主要包括：
完善的软件开发环境和开发平台(IDE，SDK等);
成熟稳定的工具链(编译器，仿真器，调试器等);
标准的软件接口以及丰富的算法软件库等;
友好的第三方软件支持((Segger、IAR、Lauterbach等);
主流的操作系统支持(RTOS，Linux等)。
稳定性主要是CPU IP需要充分验证，在不同的工艺和测试平台上都要有足够的鲁棒性。价格主要包括授权费用和后续的支持和维护成本。
怎样给客户提供有竞争力的差异化设计?这一直也是芯来科技在探索和努力的方向。目前我们主要从以下几个方面考虑：
1) 高度可配置的处理器IP
芯来所有RISC-V CPU IP都包含丰富的可配置选项，客户可以通过图形化界面配置其所需的参数来满足性能需求又不浪费额外资源，例如中断个数和优先级，ICache/DCache大小，是否需要片上指令和数据SRAM，乘法周期数等等。然后再生成其所需的代码。
2) RISC-V指令集的可扩展性(用户自定义指令)
在RISC-V指令集定义中已经预留了部分编码空间给用户自定义指令，芯来科技提供了NICE(Nuclei Instruction Co-Unit Extension)扩展方案。客户根据特定领域应用分析需要硬件加速的算法和定义对应指令，基于芯来RISC-V处理器微内核预留了NICE接口以实现针对特定领域的加速单元。加速单元可以和处理器微内核共享存储等资源，从而可以极大地提高能效比，也可以助力客户快速开发出面向特定领域架构具备差异化的产品。
3) 面向细分领域的硬件加速模块
针对某些细分领域的SoC设计，芯来科技也提供不同的灵活硬件加速方案，比如处理器物理安全增强模块、双核锁步、矢量模块、NPU模块等。
SoC设计领域有什么新的技术和应用趋势值得关注?
随着5G和AIoT时代的到来，越来越多的智能化应用场景诞生，也就有了“应用和软件定义芯片SoC设计”的趋势，对产品快速迭代也提出了新的要求。这就意味着，SoC设计需要：
更有效地解决具体实际场景的问题
更快的市场响应速度
具备特性差异化和成本优势
我认为目前SoC设计主要有以下几个关键趋势：
1)DSA(Domain Specific Architecture or Domain Specific Accelerator), 面向专用应用领域的协处理器加速器
DSA的目标就是提升计算的能效比，因此可以更好地满足SoC设计的差异化、安全性以及推向市场的时效性。如何达成这个目标?其中一个核心理念是“术业有专攻”，在硬件领域便是用专用硬件满足特定领域需求。但这跟一般的ASIC硬件化不同，DSA要满足的是一个领域的需求，解决一类问题而非单一问题，因此能够实现灵活和专用性的平衡。就处理器领域而言，DSA可以被解释成Domain Specific Accelerator, 即在通用处理的基础上，扩展出面向某些领域的加速器，以提升解决该领域问题的效率。
2)全栈式的SoC设计平台化
全栈式的SoC设计平台化可以极大缩减传统SoC设计周期和设计成本。一站式的SoC平台可以提供SoC软硬件设计的整体解决方案，一般包括SoC设计所需的基础共性IP、SoC架构、测试用例、操作系统、软件驱动、算法库和开发工具等模块。目前，芯来科技面向MCU、AIoT等应用领域，已经推出了基于芯来RISC-V 处理器的全栈IP整体解决方案，包括预集成的整体SoC模板(包含芯来的基础IP库，统一的IP接口和总线结构等)、软件硬件驱动、NMSIS算法库、完备移植好的操作系统示例和芯来自己的IDE/SDK等一系列开发环境。让客户在SoC设计上确保按需定制，不浪费资源，帮助客户降低研发投入，提高研发效率和质量。芯来全栈IP平台可以承担客户80%的通用SoC设计验证工作，而让客户投入更大的精力专注于20%的专用SoC设计。
3)chiplet新的IP复用模式
在后摩尔定律时代，芯片集成度越来越高，SoC设计越来越复杂，为了降低整个芯片SoC设计周期以及开发总成本，Chiplet模式成为一个流行的趋势。Chiplet 其实就是一颗具有一定功能的裸片(Die)。基于Chiplet 模式，首先将需要实现的复杂功能进行分解，然后开发或是复用已有不同工艺节点、不同材质、不同功能的裸片，最后通过 SiP(System in Package)封装技术形成一个完整的芯片。因此Chiplet 就是一种新的IP复用模式 - 以芯片裸片的形式提供。
Chiplet除了可以解决数字电路和模拟或接口电路在工艺节点上的错位问题外，也可以给SoC设计提供更大的灵活性。例如，有些SoC设计在不同场景下，对接口或模拟的通道数量要求不同，如果都集成在一颗die上缺乏灵活性，性能、功能和面积(也就是所谓的PPA)方面难以做到最优。Chiplet通过数字和模拟更好地解决了场景化的灵活性问题，当然同时chiplet也面临着诸多挑战，例如接口标准化、接口间巨大的数据量造成裸片和裸片间互联所产生的大功耗等问题。
