本次设计是在单周期CPU设计（二）的基础上进行的多周期设计。
4 多周期处理器设计
和单周期CPU的设计相同，都是为了实现一系列的指令功能，但需要指出的是何为多周期。
多周期CPU指的是将整个CPU的执行过程分成几个阶段，每个阶段用一个时钟去完成，然后开始下一条指令的执行，而每种指令执行时所用的时钟数不尽相同，这就是所谓的多周期CPU。
多周期在设计原理上与单周期相同，都是经过取指令、指令译码、指令执行、存储器访问、结果写回等几个阶段。
4.1 总体设计方案
主要包括内容：
[if !supportLists]1） [endif]指令定义
多周期指令定义同单周期，只是加上了检测多周期CPU的状态。
2）总体结构设计（对各个子模块简单说明其功能）
总体模块框图如下：
上图相比于单周期CPU，增加了IR指令寄存器，目的是使指令代码保持稳定，还有pc增加写使能控制信号pcWre，也是确保pc适时修改，原因都是和多周期工作的CPU有关。ADR、BDR、ALUOut、ALUM2DR四个寄存器不需要写使能信号，其作用是切分数据通路，将大组合逻辑切分为若干小组合逻辑，大延时变为多个分段小延时。多周期每个时钟周期内只执行一个阶段，而不是像单周期那样一个时钟周期就执行完整个指令。
2）接口定义和接口时序等
顶层模块是整个CPU的控制模块，通过连接各个子模块来达到运行CPU的目的，整个模块设计如下：
顶层设计框图：
4.2子模块详细设计
4.2.1主控制模块
功能：通过判断当前执行的操作码（sig_opCode）和运算结果标志（sig_zero）来控制各个控制信号的输出，以及控制CPU当前进行到哪一步，从而达到控制各指令的目的。
图19是多周期CPU控制部件的电路结构，三个D触发器用于保存当前状态，是时序逻辑电路，RST用于初始化状态“000”，另外两个部分都是组合逻辑电路，一个用于产生下一阶段的状态，另一个用于产生每阶段的控制信号。从图上可以看出，下个状态取决于指令操作码和当前状态，而每个阶段的控制信号取决于指令操作码、当前状态和反映运算结果的状态zero标志等。
如图20所示，状态的转移有的是无条件的，例如从IF状态转移到ID和EXE状态就是无条件的；有些是有条件的，例如ID或EXE状态之后不止一个状态，到底转向哪个状态由该指令功能，即指令操作码决定，每个状态代表一个时钟周期。
4.2.2 二选一数据模块
简单的数据二选一，用于数据存储单元后面的数据选择，实现如下：
4.2.3 指令延迟模块
用于指令延迟，目的是使得指令在pclate_IRWre为1的前提下，进行延迟，实现如下：
4.3设计总体连接及仿真验证
设计总体连接：
5、实践课总结和心得体会
上学期学习了《数字系统组成与设计》这门课，了解了基本的汇编指令，cpu的设计，多周期cpu的工作流程，这学期是做有关cpu的设计，刚开始不知道该从何做起，通过查书，网上找资料才慢慢了解了，实践是检验真理的唯一标准，没有实践，理论知识只是空的，通过这学期的实验课，进一步巩固了上学期所学的理论。
这次的cpu是自己一步一步做出来的，通过网上查资料，看书，慢慢了解其中的内容，并自己实现，在这个过程中，代码调不出来很正常，但是就要不断追究其源头，源头找到了，问题自然可以很快解决。有时候调一个bug就要好几天的时间，但是还是一直在调，一直在做。通过上课和同学、老师讨论，找出自己的问题，再进一步改进，优化自己的代码。最令我印象深刻的是多周期下板子，调了好几周，觉得自己设计的非常好了，但是仿真结果却是乱码，然后就一直思考，并且与同学一直也在讨论交流想法，最后是因为门控时钟的原因，还有不够了解哪些语句是可仿真的，哪些是不可仿真的。我觉得在做一个东西的时候，要了解它内部的构造，比如我想通过sub、beq和j指令完成延迟设计，但是每次都取不到减法完成之后的值，与同学交流后才知道mips指令有其内部的实现，要想实现，就得按照mips指令的构造做。
在学习这门课的过程中，我不仅可以解决自己的问题，还帮助同学解决问题，使我更加了解cpu的实现，并且在与老师、同学交流的过程中，敢于说出自己的想法，使自己对这一问题更加清楚，锻炼了自己的语言能力。
代码：
ALU.v
control_single.v
PC.v
PCLate.v
dataMemory.v
instructionMemory.v
reisterFile.v
signZeroExtend.v
DataLate.v
DataSelect_2.v
总体连接关系：
singleCycleCPU.v
单周期，多周期的就到此结束。
