1、Multidriver

错误报告：ERROR: [DRC MDRV-1] Multiple Driver Nets:……

这个错误是由于判断逻辑写错，导致同一变量被综合器判断为需要赋值两次，因此将两根输出线直接接到一起。这部分错误代码如下所示，是一个Generate语句中的if-else，很明显这里没有按照从上到下的优先级进行综合，可能是因为这部分判断是Generate语句下的硬件生成判断，而不是普通的逻辑判断。这里问题就出在第一个else if后面的判断条件，这里很明显n<=3包含n==0，并且该else if下面也有(j==0&&m==0)的情况，这就导致了综合网表时认为(n==0 && j == 0 && m == 0)会即进行第一个if的赋值，也会进行第一个else if下第一个if中的赋值，所以将两个输出线连接到了一起。

这里的修改方法是将第二个else if中的条件修改为(n<=3 && n!=0)。

  if (n == 0 && j == 0 && m == 0) begin
    assign local_buf_read_req = buf_read_req;
    assign local_buf_read_addr = buf_read_addr;
  end
  else if( n <= 3 ) begin
    if (j == 0 && m == 0)
  begin
    assign local_buf_read_req = LOOP_N[n-1].LOOP_NN[1].LOOP_M[1].buf_read_req_fwd;
    assign local_buf_read_addr = LOOP_N[n-1].LOOP_NN[1].LOOP_M[1].buf_read_addr_fwd;
  end
    else if (j == 1 && m == 0)
  begin
    assign local_buf_read_req = LOOP_N[n].LOOP_NN[0].LOOP_M[1].buf_read_req_fwd;
    assign local_buf_read_addr =LOOP_N[n].LOOP_NN[0].LOOP_M[1].buf_read_addr_fwd;
  end
    else if (m == 1) begin
      assign local_buf_read_req = (fc == 0)? LOOP_N[n].LOOP_NN[j].LOOP_M[0].local_buf_read_req:LOOP_N[n].LOOP_NN[j].LOOP_M[0].buf_read_req_fwd;
      assign local_buf_read_addr = (fc == 0)? LOOP_N[n].LOOP_NN[j].LOOP_M[0].local_buf_read_addr:LOOP_N[n].LOOP_NN[j].LOOP_M[0].buf_read_addr_fwd;
  end
  end

2、LUT Missing Pin Input

错误报告：[Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I1

这一问题出现在Vivado IP - AXI Smart Connect模块内部的一个LUT上。起初我对于这个错误很奇怪，不知道从何而来，然后查找了Xilinx官方论坛，发现了篇讲述非常详细的问题定位方法，AR# 72980 Vivado - Resolving [Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I1。通过上述方法我将问题定位发现是因为我的IP中AXI的arlock和awlock信号空接，导致需要这一信号作为输入的axi_smc模块中的某些逻辑输入了高阻态，无法正常布局布线。

最终将这两个信号和其他所有空接的AXI信号全部接上AXI例程中设置的值，就没问题了。

3、Combinational Loop

错误报告：[DRC LUTLP-1] Combinatorial Loop Error Must be Overridden

这个实际上是在Generate Bitstream时出现的问题，不是Implementation问题。

该问题是在赋值过程时出现了类似于assign a = a;的语句，导致某个LUT的输出端口直接接到了输入端口，具体图像忘记截下来了，出问题的代码如下所示，把最后的1去掉就不报错了。

// simd_pu_core.v
assign alu_out_fwd1=(softimm==5'h8)?alu_out:(~(softimm ==5'h8)&& chain_rs0_stage3&& (alu_fn_choose==3'b00||alu_fn_choose==3'b011))?alu_out:alu_out_fwd1;