对于testbench来说，我们需要谨记的是：被测试模块的所有输入都要定义为"reg"类型，被测试模块的所有输出都要被定义为"wire"类型。
我们常用的赋值方式有两种：阻塞赋值和非阻塞赋值。非阻塞赋值利用"<="操作符号，它具有下面的特点：
1.在begin-end串行块中，一条非阻塞过程语句的执行过程并不会阻塞下一条语句的执行。换句话说就是：哪怕非阻塞过程语句还没有执行完，但是下一条语句仍旧能够得到被执行的机会。
2.对于位于仿真过程中的非阻塞赋值过程语句来说，非阻塞赋值操作符"<="的右侧操作数会首先被计算，但是得到计算结果之后并不会立马把这个结果值赋值给非阻塞操作符"<="的左侧操作数，那要等到什么时候才会进行赋值操作呢？答案就是当整个仿真过程结束后的那一刻才进行赋值操作。这意味着什么呢？比如说，在仿真过程中如果即有非阻塞赋值语句又有阻塞赋值语句的话，那么非阻塞赋值语句一定是在所有的阻塞赋值语句操作结束之后才得以执行的。更加需要注意的地方是：如果在仿真过程块中拥有多个非阻塞赋值语句的话，那么在仿真过程块结束之后，这些非阻塞赋值语句的赋值操作是并行执行的。
下面可以分析一个代码段，它诠释上述提到的两个特点：
initial
begin
A <= B;
B <= A;
end
如果你有其他编程语言的基础的话，那么我相信你肯定会为这个代码段实现了AB互换值而感到惊讶。要知道，这里可是没有借助中间值呀。现在我们就来分析一下这是为什么。首先，这两条非阻塞赋值语句都处在仿真过程块中（顺便多嘴一句，仿真块都是在0时刻开始执行的），所以这两条非阻塞赋值语句在这个仿真块中只完成了其右值计算的过程，对于赋值操作来说，他们都是在整个仿真块结束后并行执行的，而且由于他们是非阻塞赋值语句，所以对于表达式B和表达式A的计算过程开始时间的差是比较小的。等到仿真块结束之后，A和B的赋值操作开始并行执行，分析到这里的时候，差不多就已经分析完了。所以此时完成了A和B交换值的操作。
下面我们将完整的代码贴出来，顺便熟悉一下Verilog语言规范。
//Assignment.v
module Assignment(clk, rst_n);
input clk;
input rst_n;
reg[1:0] a;
reg[1:0] b;
always@(posedge clk or negedge rst_n) begin
if(!rst_n) begin
a <= 2;
b <= 1;
end
else begin
a <= b;
b <= a;
end
end
endmodule
下面再来看看testbench的编写：
`timescale 1ns/1ps
module tb;
reg clk;
reg rst_n;
initial begin
clk = 0;
rst_n = 0;
#1000.1 rst_n = 1;
end
always #10 clk = ~clk;
Assignment assignment(
.clk(clk),
.rst_n(rst_n)
);
endmodule
接下来我们谈谈阻塞赋值语句：阻塞赋值语句利用"="操作符，它具有下面列出的特点
1.begin-end串行块中的各条阻塞赋值语句将以他们在这个块中的排列顺序依次执行。
2.阻塞赋值语句的执行过程：首先计算阻塞赋值操作符"="右边的表达式的值，得到计算结果之后在立即将这个结果赋值给阻塞赋值操作符"="左边的值。
END
