学习Verilog语法
模块定义、接口定义、模块例化、寄存器定义、线定义、always块

Verilog与软件语言最大的区别：他是描述电路的，写法固定。从基础开始，一点点积累类似计时器、译码器这样的小型电路描述方法很重要！
verilog鼓励在电路中创新，不是在描述方法上创新。

学习FPGA的重要理念：正确的设计!=正确的RTL，而是“正确的设计==正确的RTL+正确的时序约束”
正确的时序约束通常包括管脚约束和时钟约束

Verilog抽象级别：行为级、RTL级、门级、开关级
行为级：有关行为和技术指标模块
RTL级：有关逻辑执行步骤的模块
门级：有关逻辑部件互相连接的模块
开关级：有关物理性状和布局参数的模块

逻辑功能定义：assign声明、实例元件、always块
assign语句是描述组合逻辑最常用的方法之一
always块既可以描述组合逻辑也可以描述时序逻辑。