一、采用例化方式描述一个全加器，为什么要采用例化？在大型的IC设计中往往会使用到一些相同的模块，为了防止进行大量重复劳动，则与要例化，把已经写好的模块直接例化（调用）到该设计中使用！
1.首先说一下半加器和全加器半加器
半加器电路：是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。 是实现两个一位二进制数的加法运算电路。
半加器（左） 全加器（右）.png
2.两个半加器和一个或门可以组成一个一位全加器，下面用两种办法描述：
两个半加器和一个或门组成一个一位全加器
（1）Verilog直接用行为级描述出一个一位全加器，相同激励下看仿真结果：
直接描述一个一位全加器
（2）采用例化的办法，用两个半加器和一个或门描述一个全加器，相同激励下看仿真结果：
例化两次半加器产生一个一位全加器
