关键字：DDR，DQ，DQS，匹配方式

摘要： 本文介绍了ATM单板测试中，DDR信号质量问题的定位和分析过程。给出了解决方案以及后续设计上的一些建议。

1 案例描述

S8500的ATM单板上包括4片DDR芯片，上下行各2片，在测试过程中发现：写DDR芯片时，4片均出现DQ和DQS信号质量太差问题，逻辑读DDR时信号质量很好；同时对DDR进行装备自检，无法保证每次都可以通过；跑业务时， DDR存在误码。下面两幅图分别是下行DDR的DQ和DQS的读写信号图，分别在接收端测量。

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DDR写操作信号图（蓝色为DQS，黄色为DQ）

从上图看，DQ和DQS的信号质量都很差，DQS个别回沟已经接近VREF。这样的信号是会影响到采样的。

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读DDR时，逻辑接收端信号质量，黄色为DQS，蓝色为DQ。信号质量没有问题。

对上行、下行DDR的DQS和DQ进行测量，存在相同的问题相同，这里就不一一列出。

2 定位过程及原因分析

1. 上述情况测量时，逻辑对DDR进行的设置为电平约束：CLASS2；电流约束：16mA；边沿约束：FAST SLEW RATE（默认值）。

2. 修改逻辑配置为电平约束：CLASS1；电流约束：8mA；边沿约束：FAST SLEW RATE（默认值）。得到波形如下：可以看到写DDR时，信号质量依然很差，无明显改善。

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写DDR时，DQS（蓝色）和DQ（黄色）信号波形图

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读DDR时，DQS（蓝色）和DQ（黄色）信号波形图。

3. 修改逻辑配置为电平约束：CLASS1；电流约束：8mA；边沿约束：SLOW SLEW RATE（默认值）。得到波形如下：

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写DDR时，DQS（蓝色）和DQ（黄色）信号波形图。

从信号质量来说，没有问题，但是边沿变缓，这样会影响建立保持时间，逻辑人员不建议采纳。查看芯片资料，对于DDR芯片，我们可以对地址线和控制线的边沿约束进行选择，但是对于DQ和DQS一般是不可以选择SLOW SLEW RATE的。读信号质量依然很好，不再列出。

4. 看来更改逻辑是无法从根本上解决问题的，从硬件方面查找原因。对于DDR的DQ和DQS这种双向的信号线，我司的设计方法一般采用并联匹配，匹配电阻放在中间位置。查看ATM单板的布线，发现匹配电阻的位置离逻辑过近。手动修改电阻位置，将其放到DDR的PIN脚处，测试信号质量，波形如下：

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写DDR时，DQ（蓝色）和DQS（黄色）信号波形图。信号质量没有问题。

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读DDR时，DQ（蓝色）和DQS（黄色）信号波形图。

读DDR时逻辑端信号质量受到影响，但是因为现在的匹配电阻已经放到了DDR的PIN脚上，所以适当的调整其位置，还是可以做到双端的信号质量都可以接受的。

3 经验总结、对规范的建议等

SSTL_2 JEDEC Standard 推荐的匹配方式如下：

CLASS1

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CLASS2

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当然也有一些其它的匹配方式，例如我司经常使用的单端匹配：

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但是这种匹配方式是有条件的：Sometimes the system application requires longer transmission lines that will only be terminated at one end. An example of this may be address drivers on a memory board. This application can also be served with a Class I or Class II type buffer and an SSTL_2 receiver.并且for reference only。

我们经常有一种误解：对于第一、二种匹配方式，我们可以把源端的匹配R_S和R_T1作到逻辑中，但是如果想在逻辑中加入数字匹配，必须满足两点要求：

1．增加数字匹配是以BANK为单位的，意味加数字匹配的BANK必须只能与DDR芯片相连。

2．对需要增加数字匹配的BANK，硬件上要添加参考电阻，ALTERA的EP1S30要求如下：

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4 结论

对于ATM单板，因为逻辑上与DDR连接的BANK也包含了别的总线接口，所以即使增加了参考电阻，也无法增加数字匹配。综上所述，ATM的解决方案只能靠改版，或者更改匹配电阻的位置，或者增加源端匹配。