Tie cell

如果多晶硅栅极直接连接到 VDD 或 VSS 以获得恒定的高/低电平信号，那么如果电源出现任何浪涌/毛刺的情况下，会导致敏感的栅极氧化物损坏。为避免上述损坏，应避免将 VDD 或 VSS 直接连接到任何逻辑门的输入。TIE cell用于将任何逻辑的输入连接到 VDD 或 VSS。

TIE cell没有输入引脚，只有一个输出引脚。tie-high cell的输出始终为高电平，tie-low cell的输出始终为低电平。tie high cell和tie-low cell的示意图如图1所示。

图1 TIE cell

tie-high 和tie-low  cell的工作原理相似。这从图 1 的 tie-high 单元可以看出，nMOS 的漏极和栅极短接。所以 Vg = Vd ；推导 Vgs = Vds；因此，Vds > Vgs -Vt；这表明 nMOS 将始终处于饱和区。漏极和栅极短路的 MOS 配置通常称为二极管连接晶体管。当 nMOS 在这里表现得像一个二极管时，pMOS 的栅极总是处于低电平，因此 pMOS 总是处于导通状态。当 pMOS 处于导通状态时，其输出漏极将始终为高电平。更重要的一点是，VDD中的突然尖峰不会传播到TIEcell的输出。

图2  MOS管饱和区示意图

Well tap

以反相器为例，说说预防闩锁。

为什么MOS管的源极有两个有源区（NMOS的源极多了一个P+，PMOS的源极多了一个N+）？应该是为了让衬底电压钳位到0或者钳位到1，防止产生闩锁效应。反相器寄生双极晶体管结构如图3所示。

图3寄生双极晶体管结构

为什么MOS管源区的源极两个有源区（重掺杂区）是不同类型的，例如NMOS的源极左侧的有源区是P+,而不是N+？他本身是防止闩锁的，如果都用N+，那么就会额外多形成一个寄生双极晶体管结构，没起到作用，反而会帮倒忙。

但是如果每个mos管都做一个钳位电极，那么standard cell的面积将会显著增大，不利于design的PPA；那么此时一种叫做”batch mode”（中文意思是“批处理”）的思想发挥作用了。能不能不要每个standard cell都做钳位电极，而是把钳位电极单独做成一个standard cell，然后让每隔一定距离的区间（常用的是50um）的standard cell共用一个钳位电极，这就是所谓的batch mode 思想。那么此时well tap应运而生。

Well tap用于防止 CMOS 设计中的闩锁问题。Well tap将 nwell 连接到 VDD，将 p well连接到 VSS，以防止闩锁问题。在well tap cell没有逻辑功能，因此well tap也是一种phyisical only cell。其基本结构如图4所示。

图4  Well tap的基本结构

End cap/Boundary cell

在芯片制造过程中，放置在边界处的标准单元的栅极很有可能被损坏。为了防止边界处的这种损坏，在standard cell库中有一种特殊的单元，称为end  cap或者boundary cell。boundary cell保护边界处的栅极损坏，而且还有许多其他用途。

boundary cell放置在每个row的两端以终止该行。还被放置在block的顶部和底部行。一些standard cell库中也有corner boundary cell放置在block的corner。boundary cell在floorplan中是fix住的。

图5 boundary cell的放置示意图

Boundary cell放置在block中的作用：保护靠近边界的标准单元的栅极在制造过程中免受损坏避开边界处的基层DRC；与其他block正确对齐；一些设计中，boundary cell也用作decap cell。

图6 boundary cell版图示意图

Decap cell

Decap cell即去耦单元，是一种特殊的Filler cell，具体来说就是一种mos管组成的单纯的电容器。当电路中大量单元同时翻转时会导致冲放电瞬间电流增大，使得电路动态供电电压下降或地线电压升高，引起动态电压降，俗称IR-drop。为了避免IR-drop对电路性能的影响，通常在电源和地线之间放置由MOS管构成的电容，这种电容被称为去耦电容或者去耦单元，它的作用是在瞬态电流增大，电压下降时向电路补充电流以保持电源和地线之间的电压稳定，防止电源线的电压降和地线电压的升高。

图7 decap结构图

Filler cell

完成布局和布线后，通常会在floorplan中留下空白，空白处没有任何standard cell存在。Floorplan中不可能让每个standard cell紧密相连，因为这会导致routing congestion问题，而且也不利于timing。假设如果你有 70% 的利用率，你可以预期大约 30% 的区域没有被填充。如果现在进行 DRC 检查，可能会看到spacing rule violation，例如“未满足 NWell 最小间距”。这就是filler cell的用武之地。对于干净的版图，就需要 NWELL 的连续性。Filler cell没有任何逻辑功能，但其能延续像nwell一样的基础层，并像其他的standard cell一样的VDD/VSS引脚（就可以将出pin层的电源网络连接为一个整体）。

图8 filler cell示意图

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