在一些状态机逻辑进行仿真验证时，发生了仿真卡住的问题，当仿真到达一定时间会一直在这个时间仿真，不继续进行也不停止仿真，也不会报错。
这一问题我发现了两种不同的产生情况，第一种是代码编写时产生逻辑环，在某一时刻会循环改变逻辑值，导致亚稳态；第二种是testbench给的驱动变化恰好在某一时钟上升沿，而tb中用延时写的驱动变化时间都是最早的，也就是说虽然该驱动变化和时钟上升沿是同一时刻的，但是该驱动变化在仿真中被认为是比这一时钟上升沿要更早到达的。因此此时设计逻辑恰好产生了glitch，可以直观的理解为未满足保持时间，导致寄存器输出和组合逻辑在时钟沿互相触发，导致亚稳态。
注：第一种问题还有另一种表现形式，就是当组合逻辑变化的条件是他自己时，如果在条件中写的是该组合逻辑的表达式，则有可能会跳不到应该到达的逻辑状态，具体如下图所示。很明显线网a就是第一个if中的逻辑表达式结果，但是该逻辑表达式结果为1时没有跳入该if分支，而是跳入了else分支。所以这里也是逻辑环导致的错误，因为如果正常跳入idata_rd_addr_l=idata_rd_addr_r+1，那么该if分支条件就会瞬间变为0，那么就应当跳入else分支，data_rd_addr_l=idata_rd_addr_r，所以最终仿真结果就是直接跳入了else分支，这里不知道为什么不会卡住。但是当我们把if分支的逻辑表达式直接写上线网a，就会卡住仿真器，这可能是仿真器中的逻辑分析顺序不同导致的。
第一种问题还比较好发现，我是在用计数器控制状态机跳转时，让状态机的逻辑输出控制计数器逻辑赋值，同时又让计数器逻辑赋值控制状态机跳转，导致了逻辑环。
第二个问题可能就比较奇怪了，因为在仿真时会产生意想不到的波形结果。比如在同一时刻状态机组合逻辑结果next_state和寄存器输出current_state同时变化。这一现象我认为应该是因为tb驱动在时钟上升沿之前恰好到来，next_state作为组合逻辑会在时钟上升沿之前就跟随驱动变化，然后时钟上升沿到来，current_state就会随next_state变化而变化。但是因为current_state又驱动了next_state，如果恰好下一状态中状态跳转条件满足，那么时钟上升沿到来时current_state的变化又会带动next_state变化。那总的来说在本次时钟上升沿发生的事件就是：驱动跳变->next_state->current_state->next_state->......，如果后续几个状态的t跳转条件都满足的话，current_state和next_state将在多个值之间跳变，也就是产生了亚稳态。之后current_state的亚稳态又会扩散到状态机的输出逻辑上，直接导致逻辑输出全面崩盘。
反映到波形仿真上就是，到达该时间点后仿真卡住，但是还是一直在跑，然后取消仿真后看这一时间点next_state和current_state的值竟然同时跳转到了相同的值，感觉应该是无法表达后续的亚稳态情况所以就直接在波形中保存了最初变化的值，直观上来说就是逻辑结果穿透了current_state寄存器，也就是不满足保持时间，虽然仿真中没有时序的概念。
